[发明专利]小面积的输出入电路

说明书

技术领域

本发明涉及一种小面积的输出入电路，尤其涉及一种可利用电阻阻挡静电放电路径以缩减芯外驱动电路(off-chip driver)面积与输出入电路整体面积的输出入电路。

背景技术

芯片是现代信息社会最重要的硬件基础。为了使芯片的运用更为普及，提高芯片的集成度、缩减芯片的尺寸也成为现代芯片设计、制造与研发的重点。

如公知本领域普通技术人员所知，芯片内设置有输出入电路使芯片能与芯片外其他电路交换信号。请参考图1。图1即为公知技术中一输出入电路10的电路示意图。配合一前驱动器(pre-driver)12，输出入电路10中设有一芯外驱动电路(off-chip driver)14。由芯片内部核心电路输出的信号会经由前驱动器12传输至芯外驱动电路14，而芯外驱动电路14就能将对应信号驱动输出至一输出入垫16，使核心电路的信号能输出至芯片外的其他电路。如图1中所示，芯外驱动电路14运行于电压电平Vdd与Vss之间，可由n型金属氧化物半导体晶体管Mn0与p型金属氧化物半导体晶体管Mp0形成。

由于输出入电路10要(经由印刷电路板)驱动芯片外其他电路，故输出入电路的信号驱动力要足够。为了提供充足的驱动力，晶体管Mp0、Mn0就要有足够的面积，以较宽的通道宽度来提供较佳的驱动力。不仅如此，经由输出入垫的连接，输出入电路也成为芯片对外的电气接口，容易受到静电放电事件的侵袭，故输出入电路也要具备静电放电防护的能力。而图1的公知技术电路配置中，芯外驱动电路14即直接连接于输出入垫16，由芯外驱动电路14本身来作静电放电防护。一般来说，当静电放电事件发生于输出入垫16时，n型金属氧化物半导体晶体管Mn0会在其漏极/源极间形成一寄生npn双载子晶体管作为静电放电路径，导引静电放电的电流流至电压电平Vss那一端，以保护芯片内部的核心电路。

不过，由于公知技术是以芯外驱动电路14本身来提供静电放电防护，故晶体管Mn0及Mp0的布局都要遵守严格的静电放电设计规则(design rule)。譬如说，晶体管Mn0、Mp0要有足够的通道宽度以容忍静电放电时的高电流。事实上，静电放电设计规则所要求的晶体管宽度(尺寸)通常远大于驱动力所要求的晶体管宽度(尺寸)。换句话说，在公知技术的电路配置下，芯外驱动电路14乃至于整个输出入电路10的布局面积都会由静电放电设计规则所主导，静电放电设计规则所要求的大尺寸、大面积会使得输出入电路10的布局面积无法缩减；即使晶体管Mn0、Mp0的尺寸已经远超过芯外驱动电路14的驱动力需求，也会碍于静电放电设计规则而无法减少其布局面积。

发明内容

因此，为了克服公知技术中芯外驱动电路需配合静电放电设计规则而无法缩减面积的缺点，本发明提供一种小面积的输出入电路，以静电放电防护电路来进行静电放电防护，配合电阻形成的静电放电阻挡电路来实质防止静电放电的电流进入至芯外驱动电路，以便解除(放松)芯外驱动电路的设计规则限制(譬如说是静电放电设计规则)，使各芯外驱动电路中的至少一晶体管可实现于一单指布局(single finger layout)，不仅可以降低芯外驱动电路的等效电容，增快其速度，减少转态功率(switching power)消耗，也能有效缩减输出入电路的整体面积。此外，为了避免电阻影响芯外驱动电路的驱动能力与信号品质，本发明可并联多组电阻/芯外驱动电路，大幅减少电阻对信号驱动能力/信号品质的负面影响。在解除静电放电设计规则对驱动电路的布局限制方面，举例来说，本发明可以使驱动电路的布局不再受限于所有指宽总和(total finger width)设计规则的限制，和/或各端点接点至多晶硅接点距离(contact to poly spacing)设计规则的限制。这些限制通常要求驱动电路必须要在一定尺寸以上，使驱动电路的布局面积无法缩减。利用本发明技术解除上述限制后，就可以有效缩减本发明驱动电路的布局尺寸与面积。