[发明专利]一种高速DAC的同步方法及装置

说明书

技术领域

本发明涉及一种高速DAC的同步方法及装置，属于信号调制技术领域。

背景技术

模拟正交调制被广泛的应用在通信和雷达领域。调制的输入为I、Q两路基带正交模 拟信号。目前，基带信号处理多采用数字信号处理的方式实现，处理完成后的信号通过 数模转换芯片(Digital to Analog Converter，DAC)转换成正交调制所需的模拟信 号。

根据奈奎斯特采样定理的要求，DAC的采样频率必须满足至少为输出信号带宽2.5倍 的要求。也就是说，输出信号带宽越宽，相应的DAC采样频率也要越高。目前，常见的多 通道DAC的采样频率普遍较低，其采样频率无法满足输出宽带信号的要求；而高采样速率 的DAC都为单通道。

对于正交模拟调制来说，I、Q两路通道必须具有明确的正交相位关系，以实现镜相 频率的抑制，这就对I、Q两路通路的同步性提出了严格的要求。对于单通道DAC来说，由 于芯片自身存在差异，所以除了在硬件电路上保证相关信号走线的严格等长外，还需要 其他辅助手段，来保证两路输出信号的同步性，为了方便与其他数字器件的接口，都采 用低速并行输入，然后芯片内部进行并串转换成高速信号的方式，以降低输入数字信号 的速率，便于硬件电路的实现。DAC上电时，时钟分频器可能在多个状态中的任意一个状 态启动，不同DAC的时钟分频器在不同的状态启动，从而引起多个DAC输出的数据之间会 有一个或多个时钟周期的延迟，导致多个DAC输出信号的不同步。

因此，在现有的高速DAC技术中存在输出信号不同步的问题。

发明内容

本发明提供了一种高速DAC的同步方法及装置，以解决在现有的高速DAC技术中存在 输出信号不同步的问题。

一种高速DAC的同步方法，包括：

将输入的时钟信号进行预定倍数的倍频和分路，得到两路同频同相的时钟信号并发 送；

将接收到的两路同频同相的时钟信号分别进行预定倍数的分频，并分别将两路分频 时钟信号发送；

分别对接收到的两路分频时钟信号进行采样，若检测到两路分频时钟信号的采样不 同步，则发送在预定时间内屏蔽其中一路时钟信号的请求给所述时钟管理单元，并对由 所述时钟管理单元重新发送的两路时钟信号的分频时钟信号进行采样，直到两路分频时 钟信号同步。

一种高速DAC的同步装置，包括：

时钟管理单元，用于将输入的时钟信号进行预定倍数的倍频和分路，得到两路同频 同相的时钟信号并发送；

分频单元，用于将接收到的两路同频同相的时钟信号分别进行预定倍数的分频，并 分别将两路分频时钟信号发送；

中央控制单元，用于分别对接收到的两路分频时钟信号进行采样，若检测到两路分 频时钟信号的采样不同步，则发送在预定时间内屏蔽其中一路时钟信号的请求给所述时 钟管理单元，并对由所述时钟管理单元重新发送的两路时钟信号的分频时钟信号进行采 样，直到两路分频时钟信号同步。

本发明通过屏蔽一路时钟信号产生的时间差调整使两路时钟信号同步，解决了在现 有的高速DAC技术中存在输出信号不同步的问题。

附图说明

图1是本发明的具体实施方式提供的一种高速DAC的同步方法的流程示意图；

图2是本发明的具体实施方式提供的一种高速DAC的同步装置的结构示意图；

图3是本发明的具体实施方式提供的一种高速DAC的同步装置的原理示意图；

图4是本发明的具体实施方式提供的时钟相位检测原理示意图；

图5是本发明的具体实施方式提供的在N＝4分频的过程中可能出现的相位关系示意 图；

图6是是本发明的具体实施方式提供的FPGA内部状态机示意图。

具体实施方式

本发明的具体实施方式提供了一种高速DAC的同步方法，首先将输入的时钟信号进行 预定倍数的倍频和分路，得到两路同频同相的时钟信号并发送；然后将接收到的两路同 频同相的时钟信号分别进行预定倍数的分频，并分别将两路分频时钟信号发送；最后分 别对接收到的两路分频时钟信号进行采样，若检测到两路分频时钟信号的采样不同步， 则发送在预定时间内屏蔽其中一路时钟信号的请求给所述时钟管理单元，并对由所述时 钟管理单元重新发送的两路时钟信号的分频时钟信号进行采样，直到两路分频时钟信号 同步。