[发明专利]面向应用的FPGA的延迟故障测试方法及系统

说明书

技术领域

本发明涉及延迟故障测试技术领域，特别涉及一种面向应用的FPGA的延迟故障测试方法及系统。

背景技术

FPGA(Field Programmable Gate Array，现场可编程门阵列)具有应用设计开发周期短、可重配置等优点。目前，FPGA不仅被用于原型设计的验证，同时也在众多应用领域的电子系统中被用于实现部分甚至主要功能。而其中某些应用领域，如医疗设备、航空电子等对系统的可靠性有较高的要求，这就使得FPGA的测试对于这些应用具有特殊的重要性。

通常情况下，FPGA应用者为了保证电路的可靠性，会对FPGA中所有资源进行固定故障的测试。但是随着FPGA器件尺寸的不断下降，电路可以运行的频率越来越高，因此测试除了要满足功能正确性的需求外，对性能的需求也日趋提高。所以针对FPGA延迟故障的测试越来越受到人们的重视，延迟故障的测试不仅可以覆盖固定故障模型中的故障，还可以对电路的性能做出最精确的诊断。

现在针对FPGA延迟测试开展的工作已经很多，已经发表的文章对FPGA的延迟测试提出了一些方法。例如2004年7月发表的BISTof delay faults in the logic architecture of symmetrical FPGAs中对FPGA的内部结构模型化，为测试提供了模型基础；1999年9月发表的文章Application-dependent testing of FPGA delay faults中提出一种基于FSM的测试方法，并分别对存在反馈和不存在反馈两种情况进行讨论，同时给出了时间代价的计算方法；Design-specific path delaytesting in lookup-table-based FPGAs中提出了一种基于BIST的FPGA 延迟测试，先将电路所有路径按一定特征分组，然后选取同一组中全部路径利用BIST电路进行测量。文章Application-Dependent DelayTesting of FPGAs给出的一种简化测量的模型，将所有的LUT配置成与门的形式，然后通过施加两次测试向量就可以对全部路径进行测试。现有技术中还存在着FPGA故障覆盖率的统计方法和可靠性衡量方法等内容。上述所有这些方法都有一个共同的局限性，就是他们只能针对纯LUT的逻辑电路进行测试，而不考虑其他固定逻辑单元。在电路规模较小逻辑较简单的情况下，这种测试是有效的。但是通过对一些稍大规模的电路进行布局布线就会发现，其中大量使用了MUX这种固定逻辑单元，并且通过MUX的使用，使得电路的性能得到很好的改善。有些人提出通过闲置LUT实现MUX逻辑，从而替代MUX进行测试，但这种方法会改变电路结构，也会大大降低电路的性能，并不可取。

发明内容

本发明的目的是提供一种在不改变原始设计使用逻辑单元的情况下、对FPGA设计所使用到的逻辑类型不加限制的前提下，故障覆盖率高的面向应用的FPGA的延迟故障测试方法及系统，以克服现有技术的缺陷。

为实现上述目的，本发明采用如下技术方案：

一种面向应用的FPGA的延迟故障测试方法，该方法包括步骤：

S1.按照电路设计要求的时钟周期确定被测的各关键路径，并将所有关键路径按照逻辑级数排序；

S2.以逻辑级数最高的关键路径的终端寄存器为根节点，从所有终端为该寄存器、子节点不属于所述关键路径的路径中选取第二被测路径构成被测电路测试二叉树；

S3.将构成所述测试二叉树的所有被测路径的LUT查找表配置函数修改为MUX多路复用器逻辑函数；

S4.将BIST内建自测电路与所述被测电路相连，并修改网表；

S5.重新读取并下载修改后的网表，检测是否有延迟故障存在；

S6.重复步骤S2-S5，直至所有关键路径均被覆盖，完成测试。

其中，所述关键路径为延迟大于电路设计要求的时钟周期的70％的路径。

其中，所述选取第二被测路径的依据为：当一个节点拥有两个以上的子节点，且子节点为叶节点的情况下，选取延迟较大的叶节点所在路径作为第二被测路径；或当一个节点拥有两个以上的子节点，且子节点不是叶节点的情况下，选取子节点扇入最大的节点所在路径作为第二被测路径。

其中，所述BIST内建自测电路是具有如下功能的电路：

a.其测试激励生成部分可保证测试过程中同时测试被测路径的上升路径延迟故障、下降路径延迟故障以及MUX控制端的转变延迟故障；

b.其控制电路中寄存器的位数等于被测电路中最大延迟路径的逻辑级数；