[发明专利]面向应用的FPGA的延迟故障测试方法及系统

权利要求书

1.一种面向应用的FPGA的延迟故障测试方法，其特征在于，该方法包括步骤：

S1.按照电路设计要求的时钟周期确定被测的各关键路径，并将所有关键路径按照逻辑级数排序；

S2.以逻辑级数最高的关键路径的终端寄存器为根节点，从所有终端为该寄存器、子节点不属于所述关键路径的路径中选取第二被测路径构成被测电路测试二叉树；

S3.将构成所述测试二叉树的所有被测路径的LUT查找表配置函数修改为MUX多路复用器逻辑函数；

S4.将BIST内建自测电路与所述被测电路相连，并修改网表；

S5.重新读取并下载修改后的网表，检测是否有延迟故障存在；

S6.重复步骤S2-S5，直至所有关键路径均被覆盖，完成测试；

所述选取第二被测路径的依据为：

当一个节点拥有两个以上的子节点，且子节点为叶节点的情况下，选取延迟较大的叶节点所在路径作为第二被测路径；或

当一个节点拥有两个以上的子节点，且子节点不是叶节点的情况下，选取子节点扇入最大的节点所在路径作为第二被测路径。

2.如权利要求1所述的面向应用的FPGA的延迟故障测试方法，其特征在于，所述关键路径为延迟大于电路设计要求的时钟周期的70％的路径。

3.如权利要求1所述的面向应用的FPGA的延迟故障测试方法，其特征在于，所述BIST内建自测电路是具有如下功能的电路：

a.其测试激励生成部分可保证测试过程中同时测试被测路径的上升路径延迟故障、下降路径延迟故障以及MUX控制端的转变延迟故障；

b.其控制电路中寄存器的位数等于被测电路中最大延迟路径的逻辑级数；

c.其输出比较器可在外部端口直接观测。

4.如权利要求1所述的面向应用的FPGA的延迟故障测试方法，其特征在于，所述LUT配置函数修改为MUX逻辑函数的修改方式为：

F=A1·A3+A2·A3‾]]>

其中，A₁、A₂为所述第二被测路径的输入端，A₃为所述第二被测路径的控制端，F为该LUT的输出端。

5.如权利要求1-4任一项所述的面向应用的FPGA的延迟故障测试方法，其特征在于，所述BIST电路与所述被测电路相连方式为：

所述BIST内建自测电路的测试激励生成端与所述被测电路的输入端相连；

所述BIST内建自测电路的输出比较器与所述被测电路的输出端相连；

所述BIST内建自测电路的控制电路依次连接MUX的控制端。

6.如权利要求5所述的面向应用的FPGA的延迟故障测试方法，其特征在于，所述控制电路为计数器。

7.如权利要求6所述的面向应用的FPGA的延迟故障测试方法，其特征在于，所述控制电路依次连接MUX的控制端的连接方式为：

所述计数器的高位与所述测试二叉树的根节点控制端相连接；

所述计数器的低位与所述测试二叉树的叶节点控制端相连接。

8.一种面向应用的FPGA的延迟故障测试系统，其特征在于，该系统包括：

排序模块，用于按照电路设计要求的时钟周期确定被测的各关键路径，并将所有关键路径按照逻辑级数排序；

构建模块，以逻辑级数最高的关键路径的终端寄存器为根节点，从所有终端为该寄存器、子节点不属于所述关键路径的路径中选取第二被测路径构成被测电路测试二叉树；

转换模块，将构成所述测试二叉树的所有被测路径的LUT查找表配置函数修改为MUX多路复用器逻辑函数；

连接模块，将BIST内建自测电路与被测电路相连，并修改网表；

检测模块，重新读取并下载修改后的网表，检测是否有延迟故障存在；

控制模块，控制所述构建模块、转换模块、连接模块以及检测模块循环执行其动作，直至所有关键路径均被覆盖，完成测试；

所述选取第二被测路径的依据为：

当一个节点拥有两个以上的子节点，且子节点为叶节点的情况下，选取延迟较大的叶节点所在路径作为第二被测路径；或

当一个节点拥有两个以上的子节点，且子节点不是叶节点的情况下，选取子节点扇入最大的节点所在路径作为第二被测路径。