[发明专利]有限冲激响应滤波器的实现方法和有限冲激响应滤波器

说明书

技术领域

本发明涉及通信技术领域，尤其涉及一种有限冲激响应滤波器的实现方法和有限冲激响应滤波器。

背景技术

在数字中频FPGA(Field Programmable Gate Array，现场可编程门阵列)设计中，FIR(Finite Impulse Response，有限冲激响应)滤波器是其中一个重要的组成部分，无论是DUC(Digital Up Converters，数字上变频器)、DDC(Digital Down Converters，数字下变频器)还是基带的成型滤波，都会需要使用滤波器来对信号频谱进行修整。

对FIR滤波器而言，阶数是影响其性能一个重要指标。如果阶数太低，会影响滤波器的频率响应性能。但是如果阶数太高，实现该滤波器所需要的FPGA的逻辑单元数目和乘法器单元数目会随着阶数成比例增加。这样就使得滤波器的性能和消耗的FPGA资源彼此制约。

在通常进行FPGA的FIR滤波器设计时，出于节省所使用的乘法器个数的目的，一般都会考虑到利用FIR系数的对称性。脉动型FIR滤波器可以很好的利用这种系数对称性，节省出一半的乘法器。所以现在的FIR实现一般都是采用这种结构。

目前常规脉动滤波器的一结构示意图如图1所示。从图1可以看到，对于一个九阶的脉动型FIR滤波器，只使用了5个乘法器，节省了一半的乘法器资源。而且通过加长寄存器链和改变加法器的抽头位置，这种结构也能很好的实现多通道IQ复用的功能，提高FIR的复用率，现有技术中的中频FPGA上的FIR一般都是使用这种结构。

尽管现在中频FPGA中所使用的脉动滤波器尽管可以达到节省一半乘法器的目的，但是这是靠多级寄存滤波器输入数据x(n)来实现的。为了完成滤波器输入数据x(n)的寄存功能，会需要一根很长的寄存器链来储存进入滤波器的数据。在图1所示的9阶滤波器中，脉动滤波器需要储存前八个x(n)的值，假如x(n)是16bit量化的话，那么为了实现这条寄存链，就需要消耗16*8＝128个D触发器。

另外，在中频FPGA中，滤波器一般是多通道IQ分时复用的，那么寄存器链的长度还要在原来基础上乘上2倍的通道数。以一个两通道IQ复用的97阶滤波器为例，如果数据以16bit量化，寄存器链需要消耗的D触发器个数为2*2*96*16＝6144个。可见脉动滤波器消耗在寄存器链上的资源是很多的。这使得滤波器的阶数常常成为在进行FPGA器件选型时遇到的一个瓶颈。在不减少滤波器阶数的前提下，只能通过使用更大容量的器件来进行实现，这就增加了设备成本和功耗。

发明内容

本发明提供一种有限冲激响应滤波器的实现方法和有限冲激响应滤波器，用于提供一种低成本低功耗的有限冲激响应滤波器。

为达到上述目的，本发明提供一种有限冲激响应滤波器实现方法，包括以下步骤：

根据待实现滤波器的阶数，获取将所述待实现滤波器分割成多个等阶数的子滤波器后各子滤波器的阶数；

将输入数据输入到各子滤波器，对各子滤波器的输出分别根据所述子滤波器的阶数进行延时后相加，得到所述待实现滤波器的输出。

其中，所述根据待实现滤波器的阶数，获取将所述待实现滤波器分割成多个等阶数的子滤波器后各子滤波器的阶数包括：

所述待实现滤波器的阶数N为非质数时，将所述待实现滤波器分割成k个等阶数的子滤波器后，各子滤波器的阶数N1＝N/k，其中N1和k为整数；

所述待实现滤波器的阶数N为质数时，将所述质数N扩展为非质数N’，将所述待实现滤波器分割成k个等阶数的子滤波器后，各子滤波器的阶数N1＝N’/k，其中N1和k为整数。

其中，所述对各子滤波器的输出分别根据所述子滤波器的阶数进行延时后相加，包括：

对于第i个子滤波器，i＝1，2，...k，将其输出进行(i-1)×N的延时；

将各子滤波器的输出进行延时后相加，得到所述待实现滤波器的输出。

其中，所述对各子滤波器的输出分别根据所述子滤波器的阶数进行延时后相加，包括：

对于第k个子滤波器，将其输出进行N的延时后，与第k-1个子滤波器的输出相加；将上一相加结果进行N的延时后与第k-2个子滤波器的输出相加；将上一相加结果进行N的延时后与第k-3个子滤波器的输出相加；重复该迭加操作，直至获得与第1个子滤波器的输出相加结果，得到所述待实现滤波器的输出。

其中，将所述待实现滤波器分割成k个等阶数的子滤波器后，还包括：对所述各子滤波器的系数进行系数变换，得到系数对称的各变换后子滤波器。

其中，还包括：