[发明专利]适用于多处理器系统的硬件同步电路结构及其实现方法

说明书

技术领域

本发明涉及片上多处理器系统技术领域，具体涉及一种适用于多处理器系统的硬件同步电路结构及其实现方法。

背景技术

随着多媒体、移动通信等技术的发展，人们对处理器运算能力的需求越来越高。然而传统单核由于功耗、存储器带宽和工作频率等方面的条件制约，在性能提高上受到了较大限制，因此提高处理器并行度成了提高其运算能力的新的突破口。多处理器体系结构有效的提高计算的并行度，适应计算密集型应用的要求，然而在存储器数据一致性、软件编程、任务调度方面，多处理器结构确引入的新的难点。

在多核共享存储器设计中，处理器可以拥有自己的数据缓存器(Cache)。当一个处理器修改了共享存储器数据时，必须通过一种同步机制，告诉其他处理器修改他们私有Cache的数据，从而避免在以后的运行中使用过时数据而引发错误。并行程序设计中，同步原语尤其重要，它是协调各个进程按照合理的顺序协作完成复杂任务的基础。例如在分布式多媒体系统中，数据的传输、解码、音视频同步都需要精确的同步控制。

同步设计已经成为了多处理器系统设计的关键。不同的多处理器系统都提供了相应的硬件原语来支持这些同步操作。在分布式系统中，比如通过MPI协议构建的多处理器系统中，就利用了栅栏同步(BarrierSynchronize)操作来确保多个进程的同步操作。其具体的实现一般包括定时同步、中断控制等方式。

定时同步多用在分布式网络操作系统的一种同步方式。如果一台节点处理器需要其他节点并发完成某项任务，可以向其他节点发送带有定时信息的数据包。由于全网采用同一时钟，其他节点根据接收数据包，将在同一时刻启动任务，从而达到同步目的。这种方式适用于基于网络的大型分布式系统，具有较高的同步代价。而且同步数据包往往还会受到网络阻塞等因素影响，而错过同步时间。

另一种广泛使用的同步机制是中断(Interrupt)，它在片上多处理器系统和多核处理器系统上都有效。通过触发中断，强迫处理器暂停当前任务，与中断发起者同步完成某一任务。但是不同的处理器中断响应速度不同，而且被动中断过程也无法精确定位中断前处理器的程序执行状态，加大了软件开发的复杂度。

避免由于“定时同步”和“中断”引起的同步开销和编程复杂度增加，就是确保同步操作软件透明，由硬件自动完成。任何一个这样的操作都必须以单个指令执行，中间不能中断，且为基本指令。这些原子操作的基本指令可以适用于各种体系结构的处理器。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于为多处理器系统提供一种适用于多处理器系统的硬件同步电路结构及其实现方法，以满足多个处理器协作完成复杂任务时的调度与同步等要求。

(二)技术方案

为达到上述目的，本发明提供的技术方案是这样的：

一种适用于多处理器系统的硬件同步电路结构，其特征在于，该硬件同步电路结构由连接在系统总线101上的硬件同步单元电路构成，该硬件同步单元电路包括读使能107、写使能104、读数据102、写数据105、读应答103和处理器ID号106，该硬件同步单元电路还包括有效标志位108、同步请求寄存器109、同步完成寄存器110以及状态控制逻辑单元111。

优选地，所述有效标志位108用于记录该硬件同步单元电路是否被使用，同步请求寄存器109用于记录需要进行同步操作的处理器编号，同步完成寄存器110用于记录已经完成同步操作的处理器编号。

优选地，所述系统总线101连接有读数据102、读应答103、写使能104、写数据105、处理器ID号106和读使能107，其中，写数据105有效位宽和同步请求寄存器109、同步完成寄存器110相同，每一比特分别对应一个处理器。

优选地，所述处理器对硬件同步单元电路进行配置操作时，在获得该硬件同步单元电路相关联信号量后，对其进行写操作，配置需要同步的处理器组。

优选地，所述处理器对硬件同步单元电路进行读操作时，硬件同步单元电路根据内部寄存器状态决定返回处理器的各类响应，而处理器通过分析读数据可得出已同步的处理器信息以及该硬件同步单元电路的可使用情况。

优选地，所述处理器对硬件同步单元电路进行读操作，包括以下多种结果：

1)、硬件同步单元电路有效标志位为0，读操作立即返回特定值，该值表示同步单元未被使用；或者

2)、硬件同步单元电路有效标志位为1，同步请求寄存器中对应该处理器位为0，读操作立即返回特定值，该值表示该处理器并未被要求实现同步操作；或者