[发明专利]适用于多处理器系统的硬件同步电路结构及其实现方法

权利要求书

1.一种适用于多处理器系统的硬件同步电路结构，其特征在于，该硬件同步电路结构由连接在系统总线(101)上的硬件同步单元电路构成，该硬件同步单元电路包括读使能(107)、写使能(104)、读数据(102)、写数据(105)、读应答(103)和处理器ID号(106)，该硬件同步单元电路还包括有效标志位(108)、同步请求寄存器(109)、同步完成寄存器(110)以及状态控制逻辑单元(111)。

2.根据权利要求1所述的适用于多处理器系统的硬件同步电路结构，其特征在于，所述有效标志位(108)用于记录该硬件同步单元电路是否被使用，同步请求寄存器(109)用于记录需要进行同步操作的处理器编号，同步完成寄存器(110)用于记录已经完成同步操作的处理器编号。

3.根据权利要求1所述的适用于多处理器系统的硬件同步电路结构，其特征在于，所述系统总线(101)连接有读数据(102)、读应答(103)、写使能(104)、写数据(105)、处理器ID号(106)和读使能(107)，其中，写数据(105)有效位宽和同步请求寄存器(109)、同步完成寄存器(110)相同，每一比特分别对应一个处理器。

4.根据权利要求1所述的适用于多处理器系统的硬件同步电路结构，其特征在于，所述处理器对硬件同步单元电路进行配置操作时，在获得该硬件同步单元电路相关联信号量后，对其进行写操作，配置需要同步的处理器组。

5.根据权利要求1所述的适用于多处理器系统的硬件同步电路结构，其特征在于，所述处理器对硬件同步单元电路进行读操作时，硬件同步单元电路根据内部寄存器状态决定返回处理器的各类响应，而处理器通过分析读数据可得出已同步的处理器信息以及该硬件同步单元电路的可使用情况。

6.根据权利要求5所述的适用于多处理器系统的硬件同步电路结构，其特征在于，所述处理器对硬件同步单元电路进行读操作，包括以下多种结果：

1)、硬件同步单元电路有效标志位为0，读操作立即返回特定值，该值表示同步单元未被使用；或者

2)、硬件同步单元电路有效标志位为1，同步请求寄存器中对应该处理器位为0，读操作立即返回特定值，该值表示该处理器并未被要求实现同步操作；或者

3)、不向处理器返回值，使该处理器一直处于读操作未完成状态，等其同步请求寄存器中列举的其他处理器全部进行同步操作后，修改同步单元电路状态，并向所有等待读操作结果的处理器返回完成状态。

7.一种适用于多处理器系统的硬件同步电路结构的目标系统，其特征在于，该目标系统至少包括多个处理器、一个硬件同步电路结构和一个互斥信号量模块；所述多个处理器通过一定的互联方式与硬件同步电路结构相连，可并发读操作访问该硬件同步电路结构，并可通过互斥信号量模块对该硬件同步电路结构进行写操作访问。

8.根据权利要求7所述的适用于多处理器系统的硬件同步电路结构的目标系统，其特征在于，所述硬件同步电路结构由多个功能相同的硬件同步单元电路构成，每个硬件同步单元电路包含有一个有效标志位和两个状态寄存器，有效标志位用于记录该同步单元是否被使用，状态寄存器组用于记录需要同步的处理器组和已经同步的处理器组。

9.根据权利要求8所述的适用于多处理器系统的硬件同步电路结构的目标系统，其特征在于，所述硬件同步单元电路是处理器在存储空间中的一段地址空间，处理器通过读该地址空间的地址完成同步操作，硬件同步单元电路可实现任意一组处理器的同步操作；处理器可写该地址空间对硬件同步单元电路进行配置管理；一个互斥信号量单元与一个硬件同步单元电路或者多个硬件同步电路相对应，该对应关系不是硬件上存在的关联，是软件可设置的对应关系。

10.根据权利要求8所述的适用于多处理器系统的硬件同步电路结构的目标系统，其特征在于，所述硬件同步单元电路中状态寄存器长度与处理器个数对应，寄存器中每一位唯一代表一个处理器。