[发明专利]一种CPU、一种SoC芯片及一种同步时钟的方法

说明书

技术领域

本发明涉及CPU设计技术领域，特别是涉及一种CPU、一种SoC芯片及一种同步时钟的方法。 

背景技术

目前，CPU的应用非常广泛，例如，CPU作为重要器件应用在各种SoC(数字集成系统芯片)中。SoC芯片中包括多个不同的模块，如CPU、总线、时钟控制电路、中断控制器、I/O端口及其它外部设备，不同的模块工作在不同的时钟频率下，如CPU工作的时钟频率为300MHz，而某个外设或总线工作的频率为100MHz。为满足CPU运算速度的要求，在实际中，CPU的时钟频率往往高于其它外部设备的时钟频率。在这种情况下，在一个芯片上采用单时钟设计基本上是不可能实现的，所以多时钟域的设计是SoC芯片设计中的一个重要环节。 

为使CPU与外部设备能在不同的时钟域上工作，现有技术中提出了跨时钟域的总线桥技术，这种技术是采用总线桥将外部设备与CPU相连接。总线桥一般包含两个接口单元和一个同步单元，其中，两个接口单元分别用于连接来自CPU的时钟域A和外部设备的时钟域B的信号，例如，A时钟为200MHz，B时钟为100MHz；同步单元用于同步从B时钟到A时钟的信号，通常是将来自B时钟域的信号存入寄存器，然后等待若干个B时钟周期，再送入A时钟域。 

尽管采用这种总线桥结构有助于多时钟域的实现，但相对于单一的AHB总线(SoC的片上系统总线)，桥的引入也带来一些新的问题，如桥的访问延迟、新增系统复杂度、硬件资源开销等。并且，由于CPU上通常会设置多个总线接口分别连接相应的高速总线和低速总线，采用现有技术必须针对这些不同速度的总线，分别设计相应的桥模块，从而使得 上述问题更为突出，成本也非常高。 

因而，目前需要本领域技术人员迫切解决的一个技术问题就是：如何能够创新地提出一种跨时钟域的时钟同步机制，用以动态地适应CPU与外部设备的不同时钟域，从而在有效降低成本的基础上，提高访问效率，简化系统结构，并有效节约硬件资源。 

发明内容

本发明所要解决的技术问题是提供一种CPU、一种SoC芯片及一种同步时钟的方法，用以动态地适应CPU与外部设备的不同时钟域，从而在有效降低成本的基础上，提高访问效率，简化系统结构，并有效节约硬件资源。 

为了解决上述技术问题，本发明实施例公开了一种CPU，所述CPU的时钟频率和外部设备的时钟频率是同相位的，CPU的时钟频率是外部设备时钟频率的整数倍，所述CPU包括： 

时钟分频信息获取模块，用于获取外部设备的时钟分频信息； 

时钟域控制模块，用于根据所述时钟分频信息调整所述CPU与外部设备的数据传输接口，使所述CPU和各外部设备同步运行在各自的时钟频率上。 

优选的，所述时钟域控制模块包括： 

采样子模块，用于根据所述时钟分频信息从低电平到高电平的跃升，对来自相应外部设备的时钟信号进行采样； 

同步子模块，用于根据采样信号调整所述CPU与外部设备的数据传输接口，使所述CPU和各外部设备同步运行在各自的时钟频率上。 

优选的，所述数据传输接口为CPU的总线接口。 

本发明实施例还公开了一种SoC芯片，所述SoC芯片包括CPU内核，所述CPU内核的时钟频率和芯片内其它外部设备的时钟频率是同相位的，CPU的时钟频率是外部设备时钟频率的整数倍，所述CPU内核包括： 

时钟分频信息获取模块，用于获取外部设备的时钟分频信息； 

时钟域控制模块，用于根据所述时钟分频信息调整所述CPU与外部 设备的数据传输接口，使所述CPU和各外部设备同步运行在各自的时钟频率上。 

优选的，所述芯片还包括时钟控制模块，用于产生时钟，以及，产生外部设备的时钟分频信息。 

优选的，所述时钟域控制模块包括： 

采样子模块，用于根据所述时钟分频信息从低电平到高电平的跃升，对来自相应外部设备的时钟信号进行采样； 

同步子模块，用于根据采样信号调整所述CPU与外部设备的数据传输接口，使所述CPU和各外部设备同步运行在各自的时钟频率上。 

优选的，所述外部设备为总线，所述数据传输接口为CPU的总线接口。 

本发明实施例还公开了一种同步时钟的方法，所述时钟涉及不同时钟域的CPU与外部设备的时钟频率，并且，所述CPU的时钟频率和外部设备的时钟频率是同相位的，CPU的时钟频率是外部设备时钟频率的整数倍，所述方法包括：