[发明专利]一种调节CPU时钟频率的方法及系统

说明书

技术领域

本发明涉及通信技术领域，尤其涉及一种调节CPU时钟频率的方法及系统。 

背景技术

集成芯片(SoC，System on Chip)，也被称为“芯片上的系统”，其通常用于便携式电子产品，如手机、笔记本电脑等。随着集成芯片丰富的市场应用，人们对集成芯片的设计提出了越来越多的要求，需要能在极小的空间以极低的功耗实现尽可能多的功能，尤为重要的是降低功耗，以便实现便携式产品的电池充电后的工作时间尽量长。 

因此，利用动态电压和频率调节(DVFS，Dynamic Voltage andFrequency Scaling)技术，根据CPU所需服务和性能级别进行动态配置，使CPU处于满足性能需求的最低功耗状态，从而实现降低功耗的目的。如图1所示，集成芯片包括系统控制器11(System Ctrl)、电源管理单元12(PMU，Power Management Unit)、时钟生成单元13(Clock Gen)以及中央处理器14(CPU，Central Processing Unit)。系统控制器11控制时钟生成单元13及电源管理单元12对中央处理器14的工作时钟和电压进行调节。 

如图2所示，时钟生成单元13包括主频锁相环131(CPLL，Core PhaseLocked Loop)、外频锁相环132(PPLL，Peripheral Phase LockedLoop)、时钟切换单元133(PLL Switch)以及分频模块134和分频模块 135。时钟频率经主频锁相环131及外频锁相环132后输出两路时钟频率，时钟切换单元133实现该两路时钟频率的相互切换并输出时钟频率cpu_clk给CPU中央处理器(图中未示)，同时外频锁相环132的输出时钟频率还可以直接输出给分频模块134降低频率后输出时钟频率ddr2x_clk给双倍数据速率控制器(图中未示)，分频模块135对分频模块134输出的时钟频率进行分频，降低频率后输出总线时钟频率ahb_clk。其中，CPU和双倍数据速率控制器为异步时钟。 

当CPU需要低性能等级时，如图2所示，通过时钟切换单元133将CPU的时钟频率切换到外频锁相环132输出的时钟频率，此时，CPU通过配置系统控制器内锁相环频率参数配置寄存器内的参数，以调节主频锁相环131的输出时钟频率，然后通过时钟切换单元133将CPU的时钟频率切换到主频锁相环133输出的时钟频率。这样，在调节CPU工作频率时，可以保证双倍数据速率控制器的正常工作。 

在实现本发明过程中，发明人发现现有技术中至少存在如下问题： 

动态调节CPU频率时，由于CPU和双倍数据速率控制器的时钟为异步时钟，为了实现调节CPU时钟频率过程中DDR(Double Data Rate)双倍数据速率控制器正常工作，所以要在CPU和双倍数据速率控制器之间增加异步时钟接口，这样使得系统逻辑复杂度增高影响系统效率。 

发明内容

本发明的实施例提供了一种调节CPU时钟频率的方法及系统，可以在调节时钟频率过程中使双倍数据速率控制器正常工作，并可以降低系统的逻辑复杂度，从而提高系统效率。 

本发明实施例提供了一种调节CPU时钟频率的方法，包括： 

双倍数据速率控制器和CPU工作在同步时钟频率下，在双倍数据速率控制器控制的存储器处于自刷新状态时，将CPU的时钟频率从主频锁相环输出的时钟频率切换到外频锁相环输出的时钟频率，使所述双倍数据速率控制器及CPU工作在所述外频锁相环输出的时钟频率； 

获得CPU的目标频率参数，根据所述CPU的目标频率参数调节所述主频 锁相环输出的时钟频率为CPU的目标时钟频率； 

确认双倍数据速率控制器控制的存储器处于自刷新状态后，将CPU的时钟频率从所述外频锁相环输出的时钟频率切换到所述主频锁相环输出的CPU的目标时钟频率，使所述双倍数据速率控制器及CPU工作在主频锁相环输出的CPU目标时钟频率； 

其中，通过向所述双倍数据速率控制器发送时钟切换指示信号，以及接收所述双倍数据速率控制器反馈的时钟切换指示反馈信号，以确认所述双倍数据速率控制器控制的存储器处于自刷新状态。 

本发明实施例提供了一种调节CPU时钟频率的系统，包括：系统控制器和时钟生成单元， 

其中，该时钟生成单元包括主频锁相环、外频锁相环以及时钟切换单元；