[发明专利]一种调节CPU时钟频率的方法及系统

权利要求书

1.一种调节CPU时钟频率的方法，其特征在于，包括：

双倍数据速率控制器和CPU工作在同步时钟频率下，在所述双倍数据速率控制器控制的存储器处于自刷新状态时，将所述CPU的时钟频率从主频锁相环输出的时钟频率切换到外频锁相环输出的时钟频率，使所述双倍数据速率控制器及所述CPU工作在所述外频锁相环输出的时钟频率；

获得所述CPU的目标频率参数，根据所述CPU的目标频率参数调节所述主频锁相环输出的时钟频率为所述CPU的目标时钟频率；

在双倍数据速率控制器控制的存储器处于自刷新状态时，将所述CPU的时钟频率从所述外频锁相环输出的时钟频率切换到所述主频锁相环输出的所述CPU的目标时钟频率，使所述双倍数据速率控制器及所述CPU工作在主频锁相环输出的所述CPU目标时钟频率；

其中，通过向所述双倍数据速率控制器发送时钟切换指示信号，以及接收所述双倍数据速率控制器反馈的时钟切换指示反馈信号，以确认所述双倍数据速率控制器控制的存储器处于自刷新状态。

2.根据权利要求1所述的调节CPU时钟频率的方法，其特征在于，确认双倍数据速率控制器控制的存储器处于自刷新状态的步骤包括：

向所述双倍数据速率控制器发送时钟切换指示信号，指示所述双倍数据速率控制器控制的存储器进入自刷新状态；

所述双倍数据速率控制器接收到时钟切换指示信号，所述双倍数据速率控制器拉低总线不工作，并控制所述存储器进入自刷新状态；

所述双倍数据速率控制器发送时钟切换指示反馈信号，指示所述双倍数据速率控制器控制的存储器已经进入自刷新状态；

接收所述双倍数据速率控制器反馈的时钟切换指示反馈信号，确认双倍数据速率控制器控制的存储器处于自刷新状态。

3.根据权利要求1所述的调节CPU时钟频率的方法，其特征在于，当所述双倍数据速率控制器控制的存储器处于自刷新状态时，将所述CPU的时钟频率从所述主频锁相环输出的时钟频率切换到所述外频锁相环输出的时钟频率之前，所述CPU根据所述外频锁相环的输出时钟频率，将对应的时序参数存入所述双倍数据速率控制器的备份时序参数寄存器内。

4.根据权利要求1所述的调节CPU时钟频率的方法，其特征在于，当所述双倍数据速率控制器控制的存储器处于自刷新状态时，将所述CPU的时钟频率从所述外频锁相环输出的时钟频率切换到所述主频锁相环输出的CPU的目标时钟频率之前，所述CPU根据所述主频锁相环输出的CPU的目标时钟频率，将对应的时序参数存入所述双倍数据速率控制器的备份时序参数寄存器内。

5.根据权利要求3所述的调节CPU时钟频率的方法，其特征在于，将所述CPU的时钟频率从所述主频锁相环输出的时钟频率切换到所述外频锁相环输出的时钟频率之后：

向所述双倍数据速率控制器发送时钟切换完成信号，指示所述双倍数据速率控制器控制存储器退出自刷新状态；

所述双倍数据速率控制器接收到时钟切换完成信号，所述双倍数据速率控制器将其备份时序参数寄存器存储的时序参数载入其时序参数寄存器内，等待延迟锁定回路稳定，所述延迟锁定回路稳定后，所述存储器退出自刷新状态；

所述双倍数据速率控制器发送时钟切换完成反馈信号，反馈所述双倍数据速率控制器控制的存储器已经退出自刷新状态，所述双倍数据速率控制器拉高总线，所述双倍数据速率控制器在所述外频锁相环输出的时钟频率下恢复工作；

接收到所述双倍数据速率控制器发送的时钟切换完成反馈信号，确认所述存储器已经退出自刷新状态。