[发明专利]基于多核技术的前馈神经网络硬件实现方法

权利要求书

1、一种基于多核技术的前馈神经网络硬件实现方法，其特征在于：采用NIOS II软核处理器在其FPGA开发系统中利用Quartus II软件创建多核处理器系统，其中处理器核的个数只受芯片规模的限制，每个处理器核都可以单独编程，且多个处理器核可以同时运行各自的程序，通过对单核进行程序设计，仿真任何类型的神经元的特性；在网络学习过程中，各个单核并行计算输入输出量，并完成相应权值和阈值的调整；将各个单核的输入输出通过多端口存储器进行数据交换，仿真任意结构的前馈神经网络，实现神经网络高速、分布、并行计算的目的。

2、根据权利要求1所述的神经网络硬件实现方法，其特征在于：用一个核作为主控核，主控核负责管理邻接表存储器空间，每个神经元都在邻接表存储器空间中对应一段固定的连续空间，其中，一部分是权值空间，用于存储自身权值，还有一部分是指令空间，用于存储主控核的指令，主控核根据网络结构要求，将每个神经元输入权值的存储地址以指令的方式存储在相应神经元的指令空间中，每个神经元需根据该指令读取输入的权值进行计算。

3、根据权利要求2所述的神经网络硬件实现方法，其特征在于：用一个核作为主控核，主控核负责管理邻接表存储器空间，每个神经元都在邻接表存储器空间中对应一段固定的连续空间，修改每个神经元计算时所使用的激励函数形式，从而形成更复杂的神经网络。

4、根据权利要求1所述的神经网络硬件实现方法，其特征在于：利用Quartus II软件中的SOPC Builder将处理器、存储器和其它外设模块连接起来构成一个完整的系统，在系统中添加了处理器、定时器、存储器、UART、PIO作为IP核，其中每一个处理器都对应一个定时器，作为其系统时间；flash存储器用于存放复位地址；SDRAM用来存放异常地址；片上存储器用于存放前馈神经网络运算的数据；三态桥用于连接片外存储器；UART用于串口通信；每个PIO核对应一个处理器用于测试处理器的运行状态。

5、根据权利要求1所述的神经网络硬件实现方法，其特征在于：在Quartus II软件中，利用在SOPC Builder中构建的软核模块，添加锁相环模块，构建了一个用于实现BP网络的硬件结构，硬件配置系统中添加SDRAM用于存放异常地址，在NIOS II系统之外添加SDRAM的时钟信号，加入锁相环模块为SDRAM提供时钟。