[发明专利]快速检测外延图形漂移缺陷的方法

说明书

技术领域

本发明涉及一种半导体集成电路制造工艺方法，具体涉及一种外延生长工艺中的检测方法，尤其涉及一种快速检测外延图形漂移缺陷的方法。

背景技术

为了提高双极器件和集成电路的性能，经常会在硅片表面生长一层非常纯的和衬底有相同单晶结构的硅表面，同时还要保持对杂质和浓度的控制。外延可以在重掺杂的衬底上生长一层轻掺杂的硅表面。这样在优化PN结的击穿电压的同时降低了集电极的电阻，在适中的电流强度下提高器件速度。在CMOS集成电路中，随着器件尺寸的不断缩小，外延的应用可以将闩锁效应降到最低。

外延的生长可能会伴随多种缺陷的生成，滑移线(slip)，堆叠错误(stacking fault)，自掺杂(auto-doping)等等。其中图形漂移也是常见的缺陷，包括图形漂移(pattern shift)，图形变形(pattern distortion)和图形平坦(pattern wash out)。

通常检测图形漂移需要以下的工艺流程：热氧化膜生长->光刻->刻蚀->锑离子注入->去胶->高温退火->外延生长->怀特刻蚀(Wright etch，溶液主要成分有硝酸铜Cu(NO₃)₂，氧化铬CrO₃，氢氟酸HF，醋酸HAc和去离子水DI water)。其中由于采用锑离子注入需要至少1150℃以上的温度长时间退火才能将锑离子活化，同时通过怀特选择性刻蚀，最后进行电子扫描电镜检测，才能观测到注入区图形。同时由于锑离子注入本身的特殊性，大多数厂家都会单独限定注入机台，采用锑离子注入检测有可能会影响离子注入机的部分产能。

发明内容

本发明要解决的技术问题是提供一种快速检测外延图形漂移缺陷的方法，该方法可以简化整个检测流程，直接利用外延生长的温度对注入离子进行激活，可以快速有效地检测外延图形漂移缺陷。

为解决上述技术问题，本发明提供一种快速检测外延图形漂移缺陷的方法，包括如下步骤：

(1)光刻；

(2)刻蚀定义出离子注入区图形；

(3)采用小分子量利于低温激活的离子注入源进行离子注入，所述低温为1150℃以下；

(4)去胶；

(5)外延生长，对步骤(3)的注入离子进行激活；

(6)怀特刻蚀；

(7)用电子扫描电镜观测外延图形漂移缺陷。

步骤(1)采用KrF光刻胶，形成光刻胶的厚度为3000～20000埃。

步骤(2)采用干法刻蚀。

步骤(3)中所述的离子注入源为硼、磷、或砷。

步骤(3)采用硼离子10Kev～100Kev，1E12～1E16，倾斜0～7度角注入。

步骤(4)采用湿法洗净去胶。

步骤(5)中外延生长时的温度为700℃～1200℃，利用该温度对步骤(3)的注入离子进行激活。

步骤(6)采用的怀特刻蚀溶液由300ml氢氟酸、150ml硝酸、75g铬酸锰、10g硝酸铜、300ml去离子水和300ml醋酸组成，刻蚀速率大约0.96-1微米/分钟，对硅片图形注入区定位做横截面切片，该切片是怀特刻蚀外延层厚度的30％，之后用去离子水冲洗，再用氮气干燥。

和现有技术相比，本发明具有以下有益效果：通过改进的检测图形漂移流程：光刻->刻蚀->采用硼，磷，砷等小分子量利于低温(一般在1150℃以下)激活的离子注入源进行离子注入->去胶->外延生长->怀特刻蚀(Wright etch)->电子扫描电镜观测，可以简化整个检测流程，省去光刻前的热氧化膜生长(热氧化膜主要是为了降低大分子量的锑离子注入的损伤)，并且省去锑离子注入后高温退火激活的过程，直接利用外延生长的温度对硼，磷，砷等离子进行激活。实验数据证明，通过本发明可以快速检测外延图形漂移缺陷，为外延工艺调整、相关图形工艺的调整提供依据。

附图说明

图1是本发明的步骤(2)刻蚀定义离子注入区的示意图；

图2是本发明的步骤(7)用电子扫描电镜对怀特刻蚀后的横截面扫描示意图；

图3是根据图2的横截面扫描测量判断外延图形漂移的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步详细的说明。

本发明中检测外延图形漂移采用以下工艺流程：

(1)光刻显影，采用KrF光刻胶(约为3000～20000埃)；

(2)刻蚀定义出离子注入区图形，采用干法刻蚀，见图1；