[发明专利]可节约测试成本的集成电路互连线电阻电容测试结构和测试方法

说明书

技术领域

本发明涉及集成电路制造领域，尤其涉及互连线测试结构及相应测量方法。

背景技术

随着集成电路集成的晶体管数目急剧增加，连接所述晶体管的互连线日益复杂，使得互连线的RC延迟对集成电路性能的影响也逐渐扩大。因此有关测量互连线电阻电容等电学性质的技术成为业界关注的重点。

互连线电阻及电容的测试原理通常为：将结构与互连线相似的互连线测试结构制造于集成电路中，再在集成电路制造完成后，通过对互连线测试结构电阻电容的测量，最终得到互连线的电阻电容。

目前业界通常采用无源互连线测试结构来测量互连线的电阻和电容，但基于该测试结构测量互连线电阻电容的方案，每次仅能测量单层互连线的电阻及电容，若测量多层互连线的电阻和电容，则需大量测试结构，这将占用集成电路的很大面积，大幅度提高测量成本。

发明内容

本发明提供互连线测试结构及相应测量方法，以节省测试结构在集成电路中占用的面积，降低测量成本。

本发明提供的互连线测试结构包括多个子测试结构，所述子测试结构包含由电阻互连线和电容互连线构成的卡姆明德(comb meander)结构，且所述电阻互连线两端均连接有子电阻测量端及测量开关，所述子电阻测量端及测量开关并联；其中各子测试结构位于不同金属层；各子测试结构中，电阻互连线两端的测量开关分别连接至两个主电阻测量端，以及各个位于奇数金属层的子测试结构的电容互连线连接至第一电容测量端，各个位于偶数金属层的子测试结构的电容互连线连接至第二电容测量端。

本发明提供了采用本发明中互连线测试结构测量多层互连线的层内电阻的方法，包括步骤：在待测量子测试结构的测量开关闭合的情况下，对两个主电阻测量端分别施加数值不同的电压；基于子电阻测量端，测量待测量子测试结构的电阻互连线中的电流；由所述电压的差值除以测量出的电流值，获得互连线的层内电阻值。

本发明提供了采用本发明中互连线测试结构测量多层互连线的层内电容的方法，包括步骤：在待测量子测试结构的测量开关断开的情况下，在待测量子测试结构的子电阻测量端施加第一电压；在待测量子测试结构中电容互连线连接的电容测量端施加第二电压，其中第二电压与第一电压的电压值不相等；测量所述待测量子测试结构中子电阻测量端，及所述电容互连线连接的电容测量端之间的电容值，作为互连线的层内电容值。

本发明提供了采用本发明中互连线测试结构测量多层互连线的层间电容的方法，包括步骤：在待测量子测试结构及其相邻子测试结构的测量开关断开的情况下，对所述待测量子测试结构的子电阻测量端施加第三电压；对所述相邻子测试结构中电容互连线连接的电容测量端施加第四电压，所述第三电压与第四电压的电压值不相等；测量所述子电阻测量端及电容测量端之间的电容，作为该待测量子测试结构所属金属层与其相邻金属层中的互连线层间电容。

采用本发明实施例的一个互连线测试结构就能够实现对多层互连线电阻及电容的测量，而现有技术中，若要测量多层互连线电阻及电容，则需要很多互连线测试结构，因此与现有技术相比，采用本发明实施例提供的互连线测试结构测量，能够大大节省测试结构在集成电路中占用的面积，因此极大的降低了测量成本。

附图说明

图1为本发明实施例中子测试结构的结构示意图；

图2为本发明实施例中测试结构的结构示意图；

图3为本发明实施例提出的层内电阻测量方法流程图；

图4为本发明实施例提出的互连线层内电容测量方法流程图；

图5为本发明实施例提出的互连线层间电容测量方法流程图。

具体实施方式

针对背景技术提及的问题，本发明实施例提出下述互连线测试结构，以避免在采用现有测试结构测量多层电阻电容时需要大量测试结构，占用大量集成电路面积，提高测量成本的问题。

图1为本发明实施例中子测试结构的结构示意图，图2为本发明实施例中测试结构的结构示意图，结合图1及图2，本发明实施例提出的互连线测试结构包括：

多个子测试结构10，所述子测试结构10包含由电阻互连线11和电容互连线12构成的comb meander结构，且所述电阻互连线11两端均连接有子电阻测量端13及测量开关14，所述子电阻测量端13及测量开关14并联；其中

各子测试结构10位于不同金属层15；

各子测试结构10中，电阻互连线11两端的测量开关14分别连接至两个主电阻测量端16，以及