[发明专利]芯片级互连线缺陷分析方法

说明书

技术领域

本发明涉及芯片失效分析领域，尤其涉及芯片级互连线缺陷的分析方法。

背景技术

电学测试与失效分析伴随着整个芯片制造工艺，对芯片的产量和质量有着至关重要的影响。从设计阶段到封装的IC，需要经过例如生产前的IC设计验证、硅片制造过程中的在线参数测试、硅片制造后(管芯)的硅片拣选测试、封装的IC的可靠性测试、IC终端产品在使用时的终测。每一道电学测试之后，都会对不良芯片进行失效分析。

芯片级互连线缺陷分析，主要用于对硅片制造后失效的芯片(包括管芯、封装的IC以及IC成品)进行缺陷分析，分析之前需要对芯片解封装(如果芯片已经完成封装)、去掉金属层、露出互连线，每根互连线均与半导体器件的一个电极相连。

芯片级互连线缺陷分析所使用的设备是扫描电子显微镜(SEM)，众所周知，扫描电子显微镜(SEM)是一种具有10～30万倍放大能力，精度和准确度能够达到2nm的测量仪器，自从上个世纪90年代初期便被广泛的应用于检测关键尺寸的主要仪器。它通过产生高度聚焦的电子束扫描目标，同时用探测器测量最终散射电子(二次电子)，是一种新型的非破坏、非接触检测工具。

与半导体器件的不同部分连接的互连线接收到扫描电子显微镜发射的电子束后，散射出的电子是不同的，其原理可以参考图5，一个CMOS器件由N-阱P+掺杂源/漏的PMOS和P-阱N+掺杂源/漏的NMOS组成，则互连线分别与PMOS和NMOS的栅极、PMOS的P+掺杂源/漏极、NMOS的N+掺杂源/漏极连接。首先，电量为E的电子束以1KeV左右能量打到金属材质的互连线上，互连线上被激发出电量大于E的电子束，互连线呈正电状态，图5中与栅极Gate、PMOS的P+掺杂源/漏极、NMOS的N+掺杂源/漏极连接的互连线都呈正电状态；之后，PMOS上，与P+掺杂连接的互连线带正电，此时P+掺杂源/漏与N-阱形成的PN结处于正向偏置状态，能够持续将互连线上的正电导出，所以互连线会持续地散射出更多的电子；NOMS上，与N+掺杂连接的互连线带正电，此时N+掺杂源/漏与P-阱形成的PN结处于反向偏置状态，只能够将互连线上的少量正电导出，正电荷在互连线上积累较多，所以互连线只会继续散射出少量电子；与栅极连接的互连线受到电子束的激发后由于栅极呈浮动状态，不能将互连线上的正电导出，正电荷在互连线上大量积累，因此互连线只会散射出更少电子。探测器探测到散射的电子后，根据接收到的电子浓度自动生成电压比较图，该电压比较图以黑色(或者灰色)为背景，收到电子较多的互连线(与P+掺杂连接)呈高亮状态，收到电子较少的互连线(与N+掺杂连接)呈较暗状态，收到电子最少的互连线(与栅极连接)呈最暗状态，电压比较图上的互连线的位置是芯片上互连线位置的等比放大。

现有的利用扫描电子显微镜的芯片级互连线缺陷分析方法，通常包括如下步骤：首先，用扫描电子显微镜扫描至少一个经过拣选的无缺陷芯片的某一特定位置，得到其互连线的电压比较图；其次，用扫描电子显微镜扫描待分析的芯片的同一特定位置，得到其互连线的电压比较图；最后，将两幅电压比较图进行对比，分析找出不吻合的点，则说明该位置的半导体器件结构出现故障。

现有检测方法比较麻烦，它需要至少两次扫描，比较浪费时间，而且挑选出的无缺陷芯片(样品)可能会因为某种原因受到损坏，这就会导致后续分析出错。

发明内容

本发明所要解决的技术问题是克服现有技术比较浪费时间而且可能受到干扰的不足，提供一种更加简便可靠的芯片级互连线缺陷分析方法。

本发明所采用的技术手段是：一种芯片级互连线缺陷分析方法，包括如下步骤：首先，分析芯片的gds设计图，确定每一根互连线对应的器件电极的性质，根据与不同电极连接的互连线能够被激发出的电子强度差异绘制标准互连线电压比较图；其次，用扫描电子显微镜对待测芯片的互连线进行扫描，根据与不同电极连接的互连线被激发出的电子强度差异得到待比较互连线电压比较图；两图相比，根据差异得出不良器件位置所在。

作为优选的实施方式，待分析的器件为由PMOS与NMOS构成的CMOS，所述绘制标准互连线电压比较图的方法为，黑色为背景，以芯片上特定的选定区域为图形轮廓，根据图形轮廓相对gds图的放大比例在图形轮廓上逐一定位互连线，画一个方框表示该互连线，根据该互连线所连接的电极的性质确定该方框内填充图案的明暗，且与PMOS的源或漏极、NMOS的源或漏极、栅极对应的填充颜色依次加深。