[发明专利]用于模数/数模转换器的低抖动时钟缓冲器

说明书

技术领域

本发明属集成电路技术领域，具体涉及一种应用于模数转换器和数模转换器中的低抖动时钟电路。

背景技术

随着通信和半导体技术的发展以及通信系统和无线数据传输技术迅速发展，特别是3G/4G、家庭基站以及相阵控雷达等技术的不断涌现，对高性能的模拟前端提出了很高的要求。模拟前端作为模拟信号和数字信号的转换部分越来越受到重视，通信系统对高性能模数转换器(ADC)和数模转换器(DAC)的市场需求逐渐增大。

对于ADC和DAC，随着输入信号频率的提高，时钟抖动(jitter)引入的噪声将占主导地位，最终限制了信噪比所能达到的最大值。影响jitter的噪声源来自片外和片内两个方面。对于片外噪声，目前条件下利用低噪声模拟信号源或晶振，并通过窄带滤波可以获得小于30fs的低抖动外部时钟源。而通过差分时钟输入可以有效抑制片外的共模干扰。因而片外时钟抖动一般可以控制在较低水平。对于片内，可以采用片上实现的锁相环或差分时钟缓冲器减小这两方面噪声以实现低抖动的采样时钟。对于锁相环，设计实现低抖动较为复杂，而且功耗和面积较大；而在片外噪声较小的情况下，采用差分时钟缓冲器，通过合理的结构和参数的选取，较为容易地实现低时钟抖动。现有技术(Zanchi A，Tsay F.A 16-bit 65-MS/s 3.3-V Pipeline ADC Core in SiGe BiCMOS With 78-dB SNR and 180-fs Jitter[J].IEEE Journal of Solid-State Circuits，2005，40：1225-1237)公开了差分时钟缓冲器采用一级交叉耦合放大器结构。差分结构能有效抑制片外噪声，交叉耦合负载管具有正反馈的作用，能够使得输出的时钟信号沿很陡峭，这样噪声对时钟信号沿的影响大大减小，可以达到200fs以下的jitter。但这种结构有三大缺点：一是存在锁定效应，需要较大的输入信号幅度才能产生时钟输出；二是电路采用SiGe工艺，没有采用低成本、易于集成的CMOS工艺；三是功耗较大。文献[Weigandt T C，Kim B，Gray P R.Analysis of Timing Jitter in CMOS Ring Oscillators[J].in Proc.ISCAS，1994，4：27-30]公开了时域噪声分析法和文献[Hajimiri A，Limotyrakis S，Lee T H.Jitter and Phase Noise in Ring Oscillators[J].IEEE Journal of Solid-State Circuits，1999，34：790-804]公开了脉冲敏感函数法，但上述对时钟缓冲器的jitter的分析方法都过于复杂，不利于手工推导计算。

因此，有必要对时钟缓冲器的结构和jitter的分析方法提出改良方案，以求完善。

发明内容

本发明的目的是提供一种应用于模数转换器和数模转换器中的低抖动时钟电路。本发明可用于无线通信基站、军事雷达以及无线数据传输等技术中高性能模数转换器和数模转换器芯片。

本发明的时钟缓冲器采用多级准无穷负载差分放大器结构，输出时钟信号沿陡峭，噪声小，达到200fs以下的jitter，而且功耗小，可采用易于集成的CMOS工艺实现。

具体而言，本发明的低抖动时钟缓冲器，其电路由三级差分放大器组成，前两级采用准无穷负载差分放大器，第三级采用双端转单端差分放大器。通过小信号分析模型，合理设计放大器的增益和负载电容的大小，能够使得输出时钟沿陡峭，输出噪声小，较好的实现低抖动的要求。