[发明专利]半导体可变电容

说明书

技术领域

本发明涉及一种可变电容，尤其涉及一种半导体可变电容。

背景技术

半导体可变电容元件(Varactor)是电子技术领域的关键元件之一，可广泛应用于数字、模拟、数模混合及射频等集成电路系统。在数字或者模拟系统里，比如ADC/DAC(模数转换/数模转换)或高速通信系统里，设计者更关注电容的调频范围和器件可测量性；对于射频应用，设计者必须考虑电容的调频范围而且还要考虑提高Q(品质因数)以提高抗扰性能。

现在半导体工艺已经进入深亚微米制程，随着半导体器件特征尺寸的进一步减小，栅极区与漏极区部分重叠而形成的高电场引起了热载流子效应，对器件的性能造成极大的挑战，因此，传统利用CMOS工艺的器件如半导体场效应晶体管、二极管、电阻、电容和三极管等器件通过在栅极与源极、栅极与漏极重叠部分设置一轻掺杂层(LDD)以及用来抑制短沟道效应的Pck implant工艺。

请参阅图1，现有的含有LDD&halo/pocket implant(简称LDD/Pck：环状注入)的Varactor结构如图1所示。

半导体衬底1；

离子阱2，位于所述半导体衬底上，其内设有多个离子掺杂区域，各区域分别作为源极3或漏极4；

轻掺杂层(LDD)以及halo/pocket implant5，分别位于源极3与栅极7之间、漏极4与栅极7之间的位置上。

栅极介电层6，位于所述离子阱上；

栅极7，位于源极3和漏极4之间并叠加在所述栅极介电层6上方；

绝缘层8，位于所述离子阱2上表面、栅极介电层6和栅极7叠加而成的侧壁以及栅极7上表面。

侧墙9，位于所述绝缘层侧壁。

对于采用CMOS工艺技术的半导体可变电容来说，由于LDD/Pck的存在，限制了半导体可变电容的调频范围，也降低了半导体可变电容品质因数Q的性能。

发明内容

本发明要解决的技术问题是：提供一种半导体可变电容，增加半导体可变电容的调频范围，提高品质因数Q。

为解决上述技术问题，本发明提供的一种半导体可变电容，包括：

半导体衬底；

离子阱，位于所述半导体衬底上，其内设有多个离子掺杂区域，各区域分别作为源极或漏极；

栅极介电层，位于所述离子阱上，优选地，所述栅极介电层为氮化物或者氧化物。

栅极，位于源极和漏极之间并叠加在所述栅极介电层上方，优选地，所述栅极为多晶硅栅极或金属栅极。

绝缘层，位于所述离子阱上表面、栅极介电层和栅极叠加而成的侧壁以及栅极上表面，优选地，所述绝缘层为氧化物、氮化物或氧化物与氮化物的组合物。

进一步的，位于所述绝缘层侧壁还设有侧墙。

进一步的，所述离子阱为P型离子阱或者N型离子阱。

进一步的，所述半导体衬底为P型衬底或者SOI衬底。

可选的一种半导体可变电容，包括：

半导体衬底；

P型离子阱，位于所述半导体衬底上，其内设有多个离子掺杂区域，各区域分别作为源极或漏极；

栅极介电层，位于所述P型离子阱上；

P型多晶硅栅极，位于源极和漏极之间并叠加在所述栅极介电层上方；

绝缘层，位于所述P型离子阱上表面、栅极介电层和栅极叠加而成的侧壁以及栅极上表面。

可选的另一种半导体可变电容包括：

半导体衬底；

N型离子阱，位于所述半导体衬底上，其内设有多个离子掺杂区域，各区域分别作为源极或漏极；

栅极介电层，位于所述N型离子阱上；

P型多晶硅栅极，位于源极和漏极之间并叠加在所述栅极介电层上方；

绝缘层，位于所述N型离子阱上表面、栅极介电层和栅极叠加而成的侧壁以及栅极上表面；

侧墙，位于所述绝缘层侧壁。

可选的另一种半导体可变电容，包括：

半导体衬底；

N型离子阱，位于所述半导体衬底上，其内设有多个离子掺杂区域，各区域分别作为源极或漏极；

栅极介电层，位于所述N型离子阱上；

N型多晶硅栅极，位于源极和漏极之间并叠加在所述栅极介电层上方；

绝缘层，位于所述N型离子阱上表面、栅极介电层和栅极叠加而成的侧壁以及栅极上表面；

侧墙，位于所述绝缘层侧壁。

可选的另一种半导体可变电容，包括：

半导体衬底；

P型离子阱，位于所述半导体衬底上，其内设有多个离子掺杂区域，各区域分别作为源极或漏极；

栅极介电层，位于所述P型离子阱上；