[发明专利]一种基于Wishbone总线的图像处理IP核

权利要求书

1、一种基于Wishbone总线的图像处理IP核，其特征在于：它主要包括主控制器接口模块、SDRAM控制模块、命令解释模块、显示控制模块和总线仲裁模块；所述的各模块都通过Wishbone接口，采用共享总线的互联方式，实现各模块的连接及数据的交换。

2、根据权利要求1所述的基于Wishbone总线的图像处理IP核，其特征在于：所述的主控制器接口模块、SDRAM控制模块、命令解释模块、显示控制模块均带有Wishbone总线接口，以Wishbone规范中的共享总线方式连接，它们在争夺总线使用权时都必须向总线仲裁模块提出申请。

3、根据权利要求2所述的基于Wishbone总线的图像处理IP核，其特征在于：所述的总线仲裁模块对主控制器接口模块、SDRAM控制模块、命令解释模块和显示控制模块的总线请求进行排序、分配总线使用权，解决总线主设备对资源的竞争冲突问题，实现片上IP核的互连。

4、根据权利要求1-3中任一项所述的基于Wishbone总线的图像处理IP核，其特征在于：所述的主控制器接口模块主要完成外部主控制器与外部主控制器的数据通信，其通信方式采用异步握手方式或者DMA方式。。

5、根据权利要求4所述的基于Wishbone总线的图像处理IP核，其特征在于：所述的主控制器接口模块包括配置寄存器、命令寄存器和数据寄存器；

所述的配置寄存器用于存储配置信息以完成SDRAM控制模块、命令解释模块和显示控制模块中的参数设置；

所述命令寄存器用于存储图像处理命令以便存储到SDRAM或给外部主控制器读取；

所述数据寄存器用于存储一次传输的图像数据以便存储到SDRAM或给外部主控制器读取。

6、根据权利要求1-3中任一项所述的基于Wishbone总线的图像处理IP核，其特征在于：所述的SDRAM控制模块设有SDRAM控制器、配置寄存器SLAVE、地址寄存器SDRAM和输入输出缓冲器FIFO；

所述的SDRAM控制器控制配置寄存器SLAVE、地址寄存器SDRAM和FIFO，SDRAM控制器会根据配置寄存器的值设定SDRAM的参数完成SDRAM的读写、预充电、自刷新及模式寄存器FIFO加载操作。

7、根据权利要求6所述的基于Wishbone总线的图像处理IP核，其特征在于：所述的SDRAM分为命令队列区、原始图像存储区和帧缓冲区。

8、根据权利要求1-3中任一项所述的基于Wishbone总线的图像处理IP核，其特征在于：所述的命令解释模块设有Wishbone Master模块、图像处理器和配置寄存器；

所述配置寄存器用于设置图像处理命令及图像数据存放的基地址，以便Wishbone Master完成命令及图像的读取；图像处理器负责从命令缓存区读取相关命令并解释，最后完成所需图像的处理操作；处理完毕后再由Wishbone Master将图像数据存回SDRAM供显示控制模块读取显示。

9、根据权利要求1-3中任一项所述的基于Wishbone总线的图像处理IP核，其特征在于：所述的显示控制模块设有VGA主设备和配置寄存器组；所述VGA主设备根据从配置寄存器组中获得的行频、场频等控制参数以及图像数据在SDRAM中存放的基地址，将图像数据以正确方式传送给DAC处理并转换为模拟信号输出到显示器显示。