[发明专利]并行总线到RapidIO高速串行总线的转换装置

说明书

技术领域

本发明涉及一种PowerPC并行总线到RapidIO高速串行总线的转换装置，属于数字信号处理领域。

背景技术

在电子系统中，共享I/O总线的传输方式已成为系统瓶顶，该互连构架中的所有设备争用总线带宽，外设越多，可用的带宽就越少。基于点对点交换式总线高速互连构架(如RapidIO、TCP/IP、PCIe等)有助于解决这一难题。其中RapidIO以其高带宽、低延时、高可靠性等特点为多处理器系统的互连提供了良好的解决方案。该互连架构是一种基于包交换的体系结构，可把印制板上的端点芯片、机箱内多块印制板组成网络，进行统一管理，提供多处理器系统点对点的对等通信能力，能满足新一代雷达信号处理机对高速、高带宽、低延迟、低功耗的苛刻需求。目前电子系统中广泛应用的信号处理器大多是基于共享I/O总线的体系架构，如何将其应用在基于点对点交换式总线的高速互连构架中，具有重大的现实意义。

发明内容

1、所要解决的技术问题：

针对以上不足本发明提供了一种并行总线到RapidIO高速串行总线的转换装置，把共享并行总线的系统扩展到基于高速串行RapidIO交换架构中，可应用于基于PowerPC系列处理器的新一代雷达信号处理平台，具备了较强的通用性。

2、技术方案：

本发明包括RapidIO总线触发控制模块、存储器读写控制电路模块、Initiator Request模块、iresp_handler模块、Target模块、第一静态随机存取存储器、第二静态随机存取存储器、第三静态随机存取存储器、PowerPC系列处理器芯片7448、Xilinx公司的支持RapidIO高速串行总线IP CORE；

PowerPC系列处理器芯片7448构成的处理节点的并行总线接口分别与RapidIO总线触发控制模块、存储器读写控制电路模块相连接，RapidIO总线触发控制模块分别与Initiator Request模块、iresp_handler模块、Target模块相连接，第一、二、三静态随机存取存储器分别与存储器读写控制电路模块相连，Initiator Request模块与第一静态随机存取存储器连接，Iresp_handler模块与第二静态随机存取存储器连接，Target模块与第三静态随机存取存储器连接，Xilinx公司的支持RapidIO高速串行总线IP CORE的逻辑层提供用户逻辑层接口，用户需要对逻辑层接口的数据进行解析，其中基本的功能包括读操作、写操作以及无响应写操作，该接口包括Initiator Request signal、Iresp_handler signal、Target signal三种信号接口，信号接口Initiator Request signal与Initiator Request模块相连接、信号接口Iresp_handler signal与iresp_handler模块相连接、信号接口Target signal与Target模块相连接；

PowerPC系列处理器芯片7448构成的处理节点和RapidIO总线触发控制模块、存储器读写控制电路模块、Initiator Request模块、iresp_handler模块、Target模块、第一静态随机存取存储器、第二静态随机存取存储器、第三静态随机存取存储器、Xilinx公司的支持RapidIO高速串行总线IP CORE构成了一个RapidIO网络端点，它具有主从模式；在主工作模式下，它实现对其它RapidIO端点的读、写操作，在从工作模式下，它接收其它RapidIO端点发送的数据，不同RapidIO端点之间具有点对点的对等通信能力；每一种功能的实现都需要相关的功能模块，Initiator Request模块完成读/写操作的命令解析、数据打包工作，iresp_handler模块完成读操作的解包工作，Target模块完成写操作以及无响应写操作的解析工作，三块静态随机存取存储器主要用来存储数据，RapidIO总线触发控制模块由处理器控制，它用来触发RapidIO总线的启动工作，存储器读写控制电路模块在处理器和静态随机存取存储器之间构建了一条数据传输通道，能够完成处理器和RapidIO总线的数据交换工作。

3、有益效果：

1)解决了共享总线互连系统中设备争用总线带宽这一瓶颈，提高了系统的数据吞吐量；

2)提供了一种把采用并行总线通信方式的处理器作为RapidIO系统的端点方法，提高了实时嵌入式系统的性能；

3)可以把现存的大量设备应用到新型高性能的系统体系结构，节约了大量资源，有利于降低系统的研制成本；