[发明专利]一种加速视频解码的方法

说明书

技术领域

本发明涉及MPEG4视频文件的实时解码，尤其是一种加速视频解码的方法，它能够在低频率低功耗的情况下至少完成MPEG4CIF(352x288)视频文件的实时解码，属于嵌入式微处理器技术领域。

背景技术

目前用于MPEG4视频解码的方案主要有：纯软件解码、纯硬件解码以及软硬协同解码方案三种。纯软件解码方案的主要优点是灵活，易于开发和调整更新，容易添加新功能，修改方便，开发周期短，风险较小；主要缺点是解码效率低，功耗大，占用大量处理器资源。纯硬件方案的优点是集成度高，工作频率低，功耗小，可靠性高，运算速度快；其缺点在于前期投入大，开发难度大，开发周期长，灵活性差。软硬协同解码需要软硬件很好的衔接才能提高视频解码器的效率，往往由于软硬件的结合模块不能快速、方便的传递数据而使得解码器的效率得不到提高，甚至比纯软件解码的效率更低。

发明内容

本发明的目的在于解决上述现有技术中存在的问题，通过仔细分析MPEG4视频解码的原理和流程，对解码过程进行合理划分，采用CPU配合硬件加速器的形式，将MPEG4解码中大部分运算比较集中、耗费CPU资源比较多、有通用性的部分用硬件加速器方式实现，其余控制复杂的部分用软件实现。可以较好的兼顾解码速度、功耗、灵活性、成本以及开发周期的要求，同时在低频率低功耗的情况下完成较大分辨率视频的实时处理。

本发明的上述目的是这样实现的：一种加速视频解码的方法，系采用软、硬件协同解码的方式，其特征在于：对MPEG4解码流程进行分析，将MPEG4解码中运算比较集中、耗费CPU资源比较多、有通用性的部分，包括反离散余弦变换(IDCT)、可变长解码(VLC)、帧间块的反扫描、反量化和运动补偿改由用硬件模块完成并与设置的控制逻辑模块、下属模块(slave)、主模块(master)以及两块存储空间，其中一块用于反离散余弦变换的X存储空间，另一块用于运动补偿的Y存储空间；以上硬件模块共同构成硬件加速器，其中，控制逻辑模块控制各个模块的运行；下属模块(slave)负责接收总线数据，配置寄存器；主模块(master)负责调配数据；硬件加速器在低频率的嵌入式处理器上至少完成352x288分辨率视频文件的实时解码。

硬件加速器中，反离散余弦变换模块(IDCT)包含2个乘法器，3个加法器和11个32位寄存器和一个控制状态机。IDCT硬件设计对chen-wang算法进行了改进，不仅考虑了乘法、加法的个数，还考虑了乘法和加法的位数，以及数据间关系，把二维的反离散余弦变换计算变成两个一维的反离散余弦变换运算，并且把IDCT计算的输入情况分成3类：只有直流系数不为零、直流系数和之后连续的3个变量都不为零，以及其余剩下的所有情况，因为实际情况下IDCT的输入数据是第一种情况和第二种情况占很大的比例，大约占70％。反离散余弦变换模块每个周期的工作由一个状态机控制，状态机根据当前所处的周期分别完成：向X存储空间发出正确的读写控制，接收X存储空间读出的数据，或向X存储空间写入反离散余弦变换的计算结果；给每个乘法器和加法器分配输入，这些输入可能是X存储空间中读出的数据，也可能是反离散余弦变换运算单元中寄存器的数据；将合适的乘法结果或加法结果放入内部寄存器中。

硬件加速器中，可变长解码模块(VLC)包括一个FIFO缓冲器、一个码流的译码器和一个记录解码数目的计数器；FIFO缓冲器实时从总线接受码流，同时向码流译码器传输需要解码的码字；码流译码器根据码表的对应关系给出RUN、LEVEL、LAST；解码数目计数器记录当前块的信息，当解完一个宏块后产生reset信号，清空FIFO缓冲器，准备接收下一个宏块的数据。可变长解码的解码以事件为单元，将要解码的是第一个事件，从开始指定的比特位开始解码，有数据写入FIFO缓冲器后，码流译码器每个周期解码一个事件，并将当前事件的比特数送入码流数据池中，当码流数据池的值大于32时，FIFO读入新的数据；解码计数器计数当前宏块中的的4个亮度块和2个色度块，计数到6时发出复位FIFO信号，并等待下一个宏块的数据。