[发明专利]基于FPGA的固态功率控制器反时限过电流保护装置

权利要求书

1.一种基于FPGA的固态功率控制器反时限过电流保护装置，包括：

多路数据寄存器组模块：用于对外界多路数据进行分组，以区分不同路数的数据，接收FSM控制模块输入的地址信号，同时向FSM控制模块输出数据；

FSM控制模块：用于接收多路数据寄存器组模块输出的数据，送给反时限过电流保护模块，并接收反时限过电流保护模块计算得到的数据，与基准值进行比较，判决是否执行关断命令，输出控制信号；

反时限过电流保护模块：采用3个12×12的乘法器、4个14×24乘法器、一个39比特带符号位的累加器和一个锁存器组成，用于利用FSM控制模块输入的数据和系数信号完成相应的乘法，加法和锁存计算，并向FSM控制模块反馈回计算结果，即接收FSM控制模块的发来据有实际电压值、额定电压值、系数c1、系数c2、系数c3和系数c4的数据；第一乘法器计算实际电压值的平方，第二乘法器计算实际电压值和额定电压值的乘积，第三乘法器计算额定电压值的平方；第一乘法器输出到第四乘法器，第二乘法器输出到第五乘法器，第三乘法器输出到第六乘法器和第七乘法器；第四乘法器计算系数c1与第一乘法器输出值的乘积，第五乘法器计算系数c2与第二乘法器输出值的乘积，第六乘法器计算系数c3与第三乘法器输出值的乘积，第七乘法器计算系数c4与第三乘法器输出值的乘积；然后由第四乘法器、第五乘法器和第六乘法器输出到累加器，第七乘法器输出基准值；锁存器把累加值和基准值锁存，并输出给FSM控制模块；所述的第一乘法器、第二乘法器和第三乘法器为12×12的乘法器，所述的第四乘法器、第五乘法器、第六乘法器和第七乘法器为14×24乘法器；所述的7个乘法器和一个39比特带符号位累加器的工作时钟为40MHZ；

输出控制模块：接收FSM控制模块发出的控制信号，输出给FPGA工作模块外界电路；

时钟管理模块：为整个FPGA工作模块提供工作时钟；

所述的FSM控制模块分别与多路数据寄存器组模块、反时限过电流保护模块双向连接，并与输出控制模块单向连接。

2.根据权利要求1所述的反时限过电流保护装置，其特征在于：多路数据寄存器组模块同时与外界A/D采样数据输出端口相连接，接收外界数据。

3.根据权利要求1所述的反时限过电流保护装置，其特征在于：时钟管理模块主要由时钟处理子模块、延迟锁相子模块和分频子模块组成，时钟处理子模块与外界时钟相连接，稳定外界时钟信号，时钟处理子模块输出时钟信号，为ip核提供工作时钟，同时输出给分频子模块；分频子模块输出分频时钟信号给延迟锁相子模块，延迟锁相子模块完成时钟锁相锁频，并输出时钟信号。

4.根据权利要求1所述的反时限过电流保护装置，其特征在于：FSM控制模块包括：block_ram子块和有限状态机子模块，该有限状态机子模块接收多路数据寄存器组的数据，对接收到的数据进行比较、判决，并把判决生产的数据送给反时限过电流保护模块，该block_ram子块里存储有每路信号的累加和，有限状态机子模块从block_ram子块里读取累加和，用累加和与反馈回的值累加，累加后的值与基准值进行比较判断，若累加后的值小于基准值，则把累加后的值送入block_ram子块，若累加后的值大于基准值，有限状态机子模块输出关断信号，并将block_ram子块清空。

5.根据权利要求4所述的反时限过电流保护装置，其特征在于：block_ram子块深度为16比特，宽度为39比特。

6.根据权利要求4所述的反时限过电流保护装置，其特征在于：有限状态机子模块包括：

地址寄存器：用于存放多路数据寄存器组的地址；

比较器：用于数据之间的比较；

系数寄存器：用于存放反时限过电流保护模块用于计算的数据；

时钟计数器：用于对时钟计数；

额定值寄存器：用于存放额定值；

数据寄存器：用于存放多路数据寄存器组送入的数据；

加法器：用于完成加法计算。