[发明专利]基于FPGA的边角块稀疏矩阵并行LU分解器

权利要求书

1.一种基于FPGA的边角块稀疏矩阵并行LU分解器，包括：

模拟排序算法模块，用于确定边角块稀疏矩阵的消去顺序；

符号分解模块，用于完成标记待修改元的位置；

并行数值LU分解模块，用于完成对矩阵数据进行并行LU分解；

所述的这三个子模块之间通过共用存储单元相连接。

2.如权利要求1所述的并行LU分解器，其特征在于，符号分解模块位于模拟排序算法模块和并行数值LU分解模块之间，该三个模块均由硬件描述语言实现。

3.如权利要求1所述的并行LU分解器，其特征在于：并行数值LU分解模块由包括并行处理阵列和全局数据处理及通信控制单元组成，该并行处理阵列由n个并行的数据处理单元组成，n≥3；该全局数据处理及通信控制单元，分别与每个处理单元双向连接，实现与各个处理单元的数据通信和程序控制。

4.如权利要求3所述的并行LU分解器，其特征在于：数据处理单元主要由用于存储矩阵数组元素及链表指针的双端口RAM，以及用于完成对RAM中的数据处理浮点运算单元和用于完成程序流程控制的状态机构成。

5.如权利要求4所述的并行LU分解器，其特征在于：双端口RAM中包括：

矩阵元素的消去顺序索引，用于标记矩阵的消去顺序；

列非零元首地址索引，用于标记每一列第一个非零元的在链表中的位置；

非零元行号索引，用于标记非零元在稀疏矩阵中的行坐标；

非零元指针索引，用于连接每列中的非零元素；

对角线元素存储单元，用于存储稀疏矩阵的对角线上的元素；

上三角元素存储单元，用于存储稀疏矩阵的上三角中的非零元；

下三角元素存储单元，用于存储稀疏矩阵的下三角中的非零元。

6.如权利要求4所述的并行LU分解器，其特征在于，浮点运算单元包括：用于求主元导数运算的浮点除法器，以及用于完成修改剩余矩阵元素运算的浮点加法器和浮点乘法器。

7.如权利要求3所述的并行LU分解器，其特征在于：全局数据处理及通信控制单元包括浮点加法器、专用数据寄存器组、复位及准备就绪信号、双向数据传输接口，该双向数据传输接口用于接收前n-1个处理单元的数据并向最后一个处理单元发送数据；该复位及准备就绪信号用于向每个处理单元发送开始运算的指令并接收处理结束的指令；该浮点加法器用于完成更新最后一个处理单元数据的运算；该专用寄存器组用于存放待修改的最后一个处理单元的数据。