[发明专利]基于FPGA的边角块稀疏矩阵并行LU分解器

说明书

技术领域

本发明属于数据处理技术领域，涉及并行LU分解器，适用于边角块稀疏矩阵(Bordered-Diagonal-Block)的并行LU分解。

背景技术

边角块稀疏矩阵广泛的应用于电子网络设计、电力系统优化设计、图论等科学技术和工程领域中。而稀疏线性方程组求解是许多科学技术领域的核心问题，如果需要在矩阵A不变的情况下，对不同的右端向量b多次求解，矩阵LU分解法将显著节省运算时间。并且矩阵LU分解法可以利用矩阵的稀疏性，大量地节省存储空间，因此这种方法适于解大型稀疏矩阵问题。

目前一些超级计算机和分布式计算机在该领域占据了主导地位，但它们高昂的价格和较长的开发周期，以及复杂的编程环境和较高的维护成本，一定程度上限制了它们在该领域的应用。目前数字信号处理领域中，使用器件的趋势是DSP(DigitalSignal Processor)和FPGA(Field Programmable Gate Array)，专用DSP和通用DSP并举。DSP和FPGA在功能上不仅资源丰富，而且具有很大的编程灵活性。DSP在速度方面占有优势，但在某一时刻只能完成有限的任务，要想搭建并行处理结构必须使用多片DSP芯片，这样将大大增加系统开发成本和复杂度；高等级的FPGA的芯片虽然在速度上与DSP略有差距，但能实现并行结构，对同时可完成的任务几乎没有限制。因此选择可编程的逻辑器件进行数字信号处理是当今世界的发展趋势。而使用FPGA内部NIOS核编程的实现方式，其灵活性很大，但执行效率较低，执行速度较慢且稳定性较差。

发明内容

本发明的目的在于克服上述已有技术的不足，提供一种基于FPGA的边角块稀疏矩阵并行LU分解器，该分解器全部由硬件描述语言实现，以提升数据处理系统的运行速度和稳定性，提高数据的计算效率，节省开发成本。

为实现上述目的，本发明的并行LU分解器包括：模拟排序算法模块，用于确定边角块稀疏矩阵的消去顺序；符号分解模块，用于完成标记待修改元的位置；并行数值LU分解模块，用于完成对矩阵数据进行并行LU分解；所述的这三个模块之间通过共用存储单元相连接。

上述的并行LU分解器，其中符号分解模块位于模拟排序算法模块和并行数值LU分解模块之间，该三个模块均由硬件描述语言实现。

上述的并行LU分解器，其中并行数值LU分解模块由包括并行处理阵列和全局数据处理及通信控制单元组成，该并行处理阵列由n个并行的数据处理单元组成，n≥3：该全局数据处理及通信控制单元，分别与每个处理单元双向连接，实现与各个处理单元的数据通信和程序控制。

本发明具有如下优点：

(1)本发明由模拟排序算法模块、符号分解模块和并行数值LU分解模块三个模块组成，各个模块完成各自的任务，形成了一个通用的处理平台，可以在不改变各自模块硬件结构的情况下，在此平台上完成不同阶数边角块稀疏矩阵的LU分解，以及对称稀疏矩阵的排序及符号分解。

(2)本发明由于采用硬件描述语言的方式搭建并行处理结构，能够实现完全并行的高速信号处理，提高数据速度，并方便在其它公司的器件上进行移植。

(3)本发明的硬件描述语言是针对边角块稀疏矩阵LU分解领域，以FPGA为载体，开发出一套量身定做的算法处理结构，这种方式结合了分布式计算机体系结构，DSP芯片的可编程特性和FPGA的算法针对性及运算高速性的优点，可以最大限度的开发算法的并行性、运算单元的针对性和数据结构的特殊性，并具有系统参数和功能灵活可变、设计复杂程度适当、设计重复利用性好的优点，特别是采用FPGA可以相对容易地在单个芯片中集成多个处理单元，相比分布式计算机和并行计算机能大大降低系统成本。

附图说明

图1为本发明的整体结构框图；

图2为本发明的并行数值LU分解模块结构框图；

图3为本发明数值LU分解处理单元的结构框图。

具体实施方式

下面结合附图和实例对本发明进行详细说明。

参照图1，本发明基于FPGA实现边角块稀疏矩阵并行LU分解器。该分解器由模拟排序模块、符号分解模块和并行数值LU分解模块构成通用处理平台结构。其中：