[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件以及制造半导体器件的方法。具体来说， 本发明涉及具有沟槽的MOS晶体管，它通过使用埋层来增强驱动性 能。

背景技术

MOS晶体管是位于电子组件的核心的器件，因此，MOS晶体管 的规模缩小、功耗降低和驱动性能增强是重要课题。作为增强MOS 晶体管的驱动性能的一种方法，提供了涉及使栅极宽度更大、由此降 低导通电阻的方法。但是，栅极宽度的扩大产生了MOS晶体管的占 用面积变得更大的问题。鉴于此问题，迄今为止提出了一种技术，其 中，可使栅极宽度更大，同时通过使用沟槽来抑制MOS晶体管的占 用面积的增加。

参照图4A至图4D来描述常规半导体器件。

如图4A的透视图所示，在MOS晶体管的宽度方向(W方向)上设 有沟槽13，其中有效栅极宽度的长度大于表面上的栅电极15的宽度， 由此可降低每个单位面积的导通电阻，而没有降低MOS晶体管的耐 受电压。

图4B是MOS晶体管的示意平面图。A-A′所表示的沟槽13的截 面和B-B′所表示的没有沟槽13的区域的截面分别如图4D和图4C所 示。图4C所示的区域成为正常平面MOS晶体管，因此，当电流从高 浓度源扩散层16流动到高浓度漏扩散层17时，电流通路在图4C中用 箭头A表示。另一方面，在如图4D所示的具有沟槽13的区域中，如 箭头B所示在与纸张平行的侧面上沿MOS晶体管的宽度方向以及如 箭头C所示在底部得到电流。(例如参见JP2006-49826A。)。

但是，在常规技术中，在晶体管的长度L减小以便实现更增强的 驱动性能的情况下，明显观察到有效沟道长度的距离差。在图4D的 通路C和图4C的通路A中，表示为通路A的平面区域是主要的，并 且电流难以在底部C流动。相应地，产生的问题在于，甚至当很深地 形成沟槽13并且扩大有效栅极宽度的长度以便降低导通电阻时，也无 法获得驱动性能。另外，由于晶体管的栅极长度(L方向)无法减小，所 以出现其中面积无法减小的忧虑。

如上所述，在图4A的结构中，甚至在使沟槽深度更大或者使栅 极宽度(W方向)减小以便使有效栅极宽度更长时，栅极长度(L长度方 向)也无法减小。因此，产生仅能获得预计驱动性能的问题或者晶体管 的面积无法减小的问题。这是因为由于L长度的减小而明显观察到沟 槽的顶面、侧面和底面之间的有效沟道长度的差，电流可能优先在沟 槽的顶面上流动，而作为提供沟槽的特征、在底面流动上的电流减小。

发明内容

本发明的一个目的是甚至当半导体器件中具有沟槽的MOS晶体 管的长度减小时，也保护沟槽底面上的电流通路以及获得预计驱动性 能，即抑制驱动性能的降低。

为了实现上述目的，本发明采用以下部件。

(1)半导体器件，包括：第一导电类型半导体衬底；第二导电类 型埋层，在第一导电类型半导体衬底上的预定区域中形成；第一导电 类型外延生长层，在第二导电类型埋层和第一导电类型半导体衬底上 形成；沟槽，在第一导电类型外延生长层中形成并在待形成的晶体管 的栅极宽度方向上并排设置，并且具有达到第二导电类型埋层的底部； 栅电极，借助栅绝缘膜在每个沟槽的顶面之上和内部并且在与每个沟 槽相邻的第一导电类型外延生长层的表面之上形成；第二导电类型高 浓度源扩散层，在栅电极的一侧上形成；以及第二导电类型高浓度漏 扩散层，在栅电极的另一侧上形成。

(2)一种制造半导体器件的方法，包括：在第一导电类型半导体 衬底上的预定区域中形成第二导电类型埋层；在第二导电类型埋层和 第一导电类型半导体衬底上形成第一导电类型外延生长层；在第一导 电类型外延生长层中形成沟槽，以便在待形成的晶体管的栅极宽度方 向上并排设置，使得每个沟槽的底部达到第二导电类型埋层；形成栅 绝缘膜；借助栅绝缘膜在每个沟槽的顶面之上和内部并且在与每个沟 槽相邻的第一导电类型外延生长层的表面之上形成栅电极；以及在栅 电极的一侧上形成第二导电类型高浓度源扩散层并且在栅电极的另一 侧上形成第二导电类型高浓度漏扩散层。