[发明专利]半导体器件

说明书

本申请是下述申请的分案申请：

发明名称：“半导体器件”

申请日：2001年4月4日

申请号：200610084495.6

技术领域

本发明涉及一种半导体器件。

背景技术

近年来，MOSFET及IBGT作为开关器件或反向器控制用器件引人注 目。图25是以MOSFET构成的现有的具有代表性的半导体器件的平面 图。在该半导体器件151中，在半导体衬底71的上主面上形成绝缘层， 并在该绝缘层上形成用于与外部进行电连接的栅极焊区86和源极焊区 99。图26是把图25中的栅极焊区82附近区域放大后示出的局部放大 平面图。在栅极焊区82的周围配置了被连接在源极焊区99上的源 电极81。源电极81通过贯穿绝缘层的栓92，被连接在半导体衬底 71上。

图27是沿着图26中的C-C剖面线的半导体器件151的剖面图。如 图27所示，半导体器件151备有半导体衬底71、绝缘层77、栅电极 79、导电层80、源电极81、栅极焊区82及漏电极84。半导体衬底71 备有N⁺型的高浓度漏层72、N^-型的漏层73、P型的主基区74、P型的 焊区下基区75及N⁺型的源区76。半导体衬底71是具有上主面及下主 面的硅衬底。

漏层73被形成在半导体衬底71的上主面上。主基区74以比漏层 73浅的方式有选择地形成在漏层73中，并且露出于上主面。焊区下基 区75也以浅于漏层73的方式有选择地形成在漏层73中，并且露出于 上主面。焊区下基区75不与主基区74连接、孤立于主基区74之外。

源区76以比主基区74浅的方式有选择地形成在主基区74中，并 且露出于上主面。主基区74被分割成多个区域，同样，源区76也被 分割成多个区域，对应于主基区74的多个区域配置。在焊区下基区75 中不形成源区76。因而，在焊区下基区75中不存在沟道区。高浓度的 漏层72连接在漏层73的下主面一侧，并在半导体衬底71的下主面露 出。

源电极81用金属形成，在与主基区74和源区76连接的同时，通 过贯穿绝缘层77的栓92被连接在焊区下基区75上。栅电极79由多 晶硅形成，被埋设在绝缘层77中，以便隔着作为绝缘层77的一部分 的栅绝缘膜78，与主基区74中作为夹在漏层73和源区76之间的区域 的沟道区相对置。

栅极焊区82用金属形成，被配置在绝缘层77的上面，以便隔着绝 缘层77，与半导体衬底71的上主面中的焊区下基区75的露出面相对 置。栅极焊区82通过被埋设在绝缘层77中的栓83与导电层80连接。 导电层80通过图中未示出的路径被连接在栅电极79上。导电层80由 多晶硅形成，被埋设在绝缘层77中，以便在比栅极焊区82更接近于 半导体衬底71的上主面的位置，与上主面相对置。漏电极84由金属 形成，与半导体衬底71的下主面连接。

图28示出了半导体衬底71的漏层73和高浓度漏层72中的电阻率 分布。如图28所示，电阻率在漏层73与高浓度漏层72的连接部分呈 阶梯状变化，而在漏层73和高浓度漏层72各自的内部大体上是均匀 的。这种电阻率分布是根据图29和图30所示的工序图形成半导体衬 底71而引起的。也就是说，在半导体衬底71的形成工序中，首先准 备相当于高浓度漏层72的衬底，然后，用外延生长法形成漏层73。

由于半导体器件151如上述那样构成，所以能进行下述工作。对源 电极81施加接地电位、对漏电极84施加正电位的状态下，若对栅电 极79施加阈值电压以上的栅电压，则主基区74的沟道区形成反型层。 其结果是，电流流过沟道区，所以，作为MOSFET的半导体器件151变 为导通状态。栅电压一旦返回到阈值电压以下的值，则反型层消失， 于是，半导体器件151转移到截止状态。

在半导体器件151中，主基区74和焊区下基区75通过源电极81 实现电学上的连接。因而，通过主基区74与漏层73之间的PN结，以 及焊区下基区75与漏层73之间的PN结，形成了MOSFET内置的二极 管。在半导体器件151处于截止状态时，对该内置二极管施加反向偏 压。施加在源电极81与漏电极84之间的电压，即漏电压，在半导体 器件151处于截止状态时，借助于从内置二极管的PN结向漏层73的 内部扩展的耗尽层而被保持。