[发明专利]数据输出电路和方法

说明书

相关申请的交叉引用

本发明要求2008年11月4日提交的第10-2008-0109002号韩国专利申请的优先权，其整体通过引用合并于此。

技术领域

本发明涉及一种用于输出数据的电路和方法，具体地，涉及一种能够高速输出数据的电路和方法。

背景技术

为了提高诸如同步动态随机存取存储器件(SDRAM)等的同步半导体存储器件的操作速度，响应于读取命令以一次并行地读取N个比特的方式来读取在存储器芯内存储的数据，并且在通过每个输出引线DQ被串行输出之前，所述数据被预取。这种预取方案可以被扩展为2比特的预取方案以及4比特预取或者8比特预取方案，在所述2比特的预取方案中，针对每个输出引线DQ预先存储2比特的数据，在所述4比特预取或者8比特预取方案中，预先存储4比特或者8比特的数据。

图1示出一种常规的数据输出电路的图。具体地，图1示出了针对一个输出引线DQ以4比特预取方案来读取数据的同步半导体存储器件的数据输出电路的图。

常规的数据输出电路包括输入/输出读出放大块101、存储块111和并行到串行转换块129。

在位线读出放大器(未示出)处感测和放大的第一并行数据信号DATA1/B到DATA4/B通过4对主/副局部输入/输出线LIO_1/B到LIO_4/B被输入到输入/输出读出放大块101，其中，输入/输出读出放大块101包括多个输入/输出读出放大器103、105、107和109。输入/输出读出放大块101响应于通过将列选择信号YI延迟特定的延迟量而产生的第一选通信号STRB_1来放大第一并行数据信号DATA1/B到DATA4/B，并且向全局输入/输出线GIO_1到GIO_4输出第二并行数据信号D1到D4。因为通过一对主/副局部输入/输出线而发送的数据信号对应于通过一条全局输入/输出线而发送的数据信号，因此，第一并行数据信号DATA1/B到DATA4/B和第二并行数据信号D1到D4中的每个信号可以包括4比特。

存储块111包括多个通过门(pass gate)113、115、117和119和多个锁存元件121、123、125和127。所述多个通过门113、115、117和119响应于第二选通信号STRB_2而被接通/关断，并且向所述多个锁存元件121、123、125和127传送通过全局输入/输出线GIO_1到GIO_4而发送的第二并行数据信号D1到D4。存储块111使用第二选通信号STRB_2来保证在第二并行数据信号D1到D4与用于激活存储块111的信号之间的定时容限。可以通过使用延迟单元(未示出)来延迟第一选通信号STRB_1而产生第二选通信号STRB_2。延迟单元在从输入/输出读出放大块101响应于第一选通信号STRB_1而向存储块111发送第二并行数据信号D1到D4的过程中将第一选通信号STRB_1延迟一延迟量。

虽然所述多个通过门113、115、117和119被关断，但是所述多个锁存元件121、123、125和127仍存储第二并行数据信号D1到D4，因此并行到串行转换块129可以顺序地输出第二并行数据信号D1到D4。

并行到串行转换块129以响应于输出控制信号ORDER_CTRL而确定的输出顺序来输出第二并行数据信号D1到D4。例如，在并行到串行转换块129内，如果输出控制信号ORDER_CTRL是00，则以D1、D2、D3和D4的顺序来输出第二并行数据信号D1到D4；如果输出控制信号ORDER_CTRL是01，则以D4、D1、D2和D3的顺序来输出第二并行数据信号D1到D4；如果输出控制信号ORDER_CTRL是10，则以D3、D4、D1和D2的顺序来输出第二并行数据信号D1到D4；如果输出控制信号ORDER_CTRL是11，则以D2、D3、D4和D1的顺序来输出第二并行数据信号D1到D4。

而且，在从响应于包括用于CAS等待CL的信息的CAS等待信号CL_CTRL而从同步半导体存储器件的外部输入读取命令的时间点起过去了一地址访问时间tAA后，并行到串行转换块129输出第二并行数据信号D1到D4。所述CAS等待CL表示在输入所述读取命令后直到向同步半导体存储器件的外部输出数据信号所需要的时钟周期的数量，并且其可以被设置在模式寄存器设置(Mode Register Set，MRS)中。所述地址访问时间tAA表示在输入读取命令后直到第一数据信号被输出到同步半导体存储器件的外部所需要的时间。因此，如果地址访问时间tAA是16ns并且一个时钟周期是3ns，则CAS等待CL可以等于或者大于6。