[发明专利]相位检测器、相位比较器、以及时钟同步设备

说明书

相关申请的交叉引用

本发明包含与均于2008年2月28日在日本专利局提交的日本专利申请JP 2008-047157和JP 2008-047158有关的主题，通过引用将这两个日本专利申请的全部内容合并于此。

技术领域

本发明涉及一种用于检测比较时钟的相位相对于参考时钟的相位的偏移(shift)的相位检测器、一种用于检测相位延迟和相位超前的相位比较器、以及一种用于将比较时钟的相位和参考时钟的相位同步的时钟同步设备。

背景技术

由时钟同步系统中的锁相环(下文中称为“PLL”)和延迟锁定环(下文中称为“DLL”)代表的时钟生成器是保持外部数据(外部时钟)和内部时钟之间的同步必不可少的元件电路。该时钟生成器在构造稳定的时钟同步系统以便利用该时钟生成器精确地调整外部时钟和内部时钟之间的相位关系方面极为重要。

图8是被示出为时钟生成器的示例的数字系统中的DLL的结构的框图。该DLL包括：相位比较器1，其比较外部时钟CLKEXT和内部时钟CLKINT之间的相位差；加/减(up/down)计数器(下文中称为“计数器”)2，其根据来自相位比较器1的输出信号UP和DN来控制延迟时间；以及延迟线3和时钟驱动器4，它们执行延迟时间的调整。

图9是配置延迟线的延迟单元的示例的电路图。延迟单元包括反相器INV1、INV2和INV3、开关SW1和SW2、以及电容器C1和C2。在该延迟线中，根据来自图8中所示的计数器2的输出信号n比特的电平，切换电容器C1和C2到延迟线的连接以及电容器C1和C2从延迟线的断开，由此实现延迟量的调整。

图10是数字DLL的时序图。参照此时序图说明相位调整的操作原理。当内部时钟CLKINT相对于外部时钟CLKEXT延迟时(图10中所示的时段1)，信号DN处于“H”电平，图8中所示的计数器2减计数，用于延迟调整的电容器(图9中所示的电容器C1和C2)一个接一个地从延迟线断开，并且外部时钟CLKEXT和内部时钟CLKINT之间的相位差缩小。

反之，当内部时钟CLKINT超前(overtake)外部时钟CLKEXT时(图10中所示的时段2)，信号UP处于“H”电平，图8中所示的计数器2增计数，用于延迟调整的电容器(图9中所示的电容器C1和C2)一个接一个地连接到延迟线，并且外部时钟CLKEXT和内部时钟CLKINT之间的相位差缩小。

利用上面说明的配置和操作，明显地使得外部时钟CLKEXT和内部时钟CLKINT之间的相位差接近于零。使得该相位差接近于零的精度实质上取决于相位比较器1的精度。换言之，为了设计高度精确的时钟生成器，需要设计能够高度精确地检测外部时钟CLKEXT和内部时钟CLKINT之间的相位差的相位比较器1。

图11是用于说明以往的相位比较器的图示。图12是用于说明该以往的相位比较器的输入和输出波形的图示。如图11中所示，在该以往的相位比较器中，使用D型触发器(下文中称为“DFF”)。将内部时钟CLKINT连接作为数据信号D，将外部时钟CLKEXT连接作为时钟信号CK。将信号UP连接到正相输出Q，将信号DN连接到反相输出Qb。

如图12中所示，当内部时钟CLKINT相对于外部时钟CLKEXT延迟时，信号DN处于“H”电平。当内部时钟CLKINT相对于外部时钟CLKEXT超前时，信号UP处于“H”电平。因此，看到实现了相位比较器的功能。在此结构中，缩小DFF的死区(dead zone)直接导致相位差检测精度的增加。因此，可以通过使用以高速度响应并且具有窄死区的动态DFF来提高相位检测的精度。

图13是动态DFF的示例的电路图。该电路是真实信号(true signal)相位时钟(下文中称为“TSPC”)DFF。仅利用正相时钟来激励动态DFF，以便实现高速度和窄死区。

DFF包括：第一锁存器电路L1，其包括第一p沟道晶体管P1、第二p沟道晶体管P2、和第一n沟道晶体管N1；第二锁存器电路L2，其包括第三p沟道晶体管P3、第二n沟道晶体管N2、和第三n沟道晶体管N3；第三锁存器电路L3，其包括第四p沟道晶体管P4、第四n沟道晶体管N4、和第五n沟道晶体管N5；以及反相器INV 4。

将数据信号D连接到第一p沟道晶体管P1和第一n沟道晶体管N1的栅极。将时钟信号CK连接到第二p沟道晶体管P2、第三p沟道晶体管P3、第三n沟道晶体管N3、以及第四n沟道晶体管N4的栅极。