[发明专利]数据选通脉冲时钟缓冲器、其控制方法及半导体装置

说明书

相关专利申请的交叉引用

本申请要求2008年2月14日提交于韩国知识产权局的韩国申请No. 10-2008-0013467的权益，其全部公开内容通过引用结合在本申请中。

技术领域

本发明的实施例涉及半导体存储装置，尤其涉及半导体存储装置之数 据选通脉冲时钟缓冲器及其控制方法。

背景技术

一般而言，半导体存储装置包括多个数据输入缓冲器及多个数据选通 脉冲时钟缓冲器，其可接收数据信号及数据选通脉冲时钟信号来执行数据 输入操作。所述数据选通脉冲时钟信号以时钟信号对的形式输入，而所述 半导体存储装置中的数据选通脉冲时钟缓冲器缓冲这些外部数据选通脉 冲时钟信号，以产生内部数据输入选通脉冲时钟信号。该半导体存储装置， 如双倍数据速率同步动态随机存取存储器(DDR SDRAM，“double data rate synchronous dynamic random access memory”)，使用由该数据选通 脉冲时钟缓冲器产生的内部数据输入选通脉冲时钟信号来执行产生上升 数据输入选通脉冲时钟信号及下降数据输入选通脉冲时钟信号的操作，由 此将数据选通到该外部时钟的上升沿及下降沿。

数据选通脉冲时钟缓冲器响应于缓冲器使能信号来操作。例如，数据 选通脉冲时钟缓冲器在缓冲器使能信号被使能的时间间隔期间执行前述 的缓冲操作，并在缓冲器使能信号被禁止时停止缓冲操作。所述缓冲器使 能信号是使用半导体存储装置中的时钟信号所产生的信号。因此，半导体 存储装置使用所述内部时钟信号来产生缓冲器使能信号，并使用所产生的 缓冲器使能信号来限定数据选通脉冲时钟缓冲器的操作间隔。

但是，因为当半导体存储装置的操作速度增加时，该半导体存储装置 对于外部数据选通脉冲时钟信号及外部时钟信号的小抖动分量的敏感性 反应会增加。例如，当外部数据选通脉冲时钟信号的切换时序快或外部时 钟信号的切换时序慢时，缓冲器使能信号的使能间隔的结束时间被延迟， 数据选通脉冲时钟缓冲器由于提供不想要的数据输出而发生故障。这种故 障造成电路区域接收到将非数据不正确地识别为真实数据的后续数据，从 而恶化了该数据输入操作的稳定性。

该故障是由于产生缓冲器使能信号时未考虑外部数据选通脉冲时钟 信号与外部时钟信号具有不同的时钟域而造成的。例如，限定使能时间间 隔及缓冲外部数据选通时钟信号的操作是使用具有不同时钟域的时钟信 号来执行的。但是，缓冲器时钟信号由于不利的影响(如环境及噪音)而未 具有准确的使能时间间隔。因此，该半导体存储装置无法稳定地产生上升 数据输入选通脉冲时钟信号及下降数据输入选通脉冲时钟信号，因此容易 造成数据输入错误。

发明内容

本发明描述了半导体存储装置中的数据选通脉冲时钟缓冲器及其控 制方法，其能够支持稳定的数据输入操作，而不会受到环境及外部抖动的 影响。

在一个方面中，一种半导体存储装置中的数据选通脉冲时钟缓冲器包 括：缓冲块，其配置成响应于缓冲器使能信号来缓冲外部数据选通脉冲时 钟信号，以产生内部数据选通脉冲时钟信号；时序鉴别块，其配置成响应 于突发开始信号(burst start signal)及突发长度信号来鉴别内部数据选通 脉冲时钟信号的切换时序，以产生时序鉴别信号；及使能控制块，其配置 成响应于时序鉴别信号来产生缓冲器使能信号。

在另一个方面中，一种控制半导体存储装置中的数据选通脉冲时钟缓 冲器的方法包括：使能缓冲器使能信号；通过缓冲外部数据选通脉冲时钟 信号对来产生内部选通脉冲时钟信号；通过根据输入到该半导体存储装置 的数据的突发长度鉴别内部数据选通脉冲时钟信号的切换时序来禁止缓 冲器使能信号；以及停止对外部数据选通脉冲时钟信号对的缓冲操作。

在又一个方面中，一种半导体装置包括半导体存储装置；缓冲块，其 连接至该半导体存储装置，响应于缓冲器使能信号来缓冲外部数据选通脉 冲时钟信号且产生内部数据选通脉冲时钟信号；时序鉴别块，其响应于输 入到该半导体存储装置的数据的突发开始信号及突发长度信号来鉴别内 部数据选通脉冲时钟信号的切换时序，并产生时序鉴别信号；及使能控制 块，其响应于时序鉴别信号来产生缓冲器使能信号。