[发明专利]一种内部集成电路总线时序调节方法、相应装置及系统

说明书

技术领域

本发明涉及电子通信技术领域，具体涉及一种I²C总线时序调节方法、相 应装置及系统。

背景技术

内部集成电路I²C总线(Inter-Integrated Circuit Bus)是由飞利浦PHILIPS 公司开发的两线式串行总线，用于连接微控制器及其外围设备。I²C总线最初 是为音频和视频设备开发的，如今主要用于服务器管理中使用。采用I²C总线 可以实现多个设备之间的通信，便于对设备的控制、访问，因此，广泛应用于 电子通信技术领域。

I²C总线是由串行数据(SDA，Serial Data)总线和串行时钟线(SCL，Serial  Data)组成，设备之间传输的数据是承载在SDA上，I²C总线上传输的的信 号的种类有三种，分别是：开始信号、结束信号和应答信号。其中，开始信 号是指：SCL为高电平时，SDA从高电平跳变为低电平，此时，I²C总线两 端的设备中其中一个设备向另一个设备传输数据；结束信号是指：SCL为低 电平时，SDA从低电平跳变为高电平，此时，I²C总线两端的设备中其中一个 设备结束向另一个设备传输数据；应答信号是指：I²C总线两端的设备中其中 一个设备接收到8比特bit数据后，向另一个设备发出低电平脉冲，作为该设 备接收到8bit数据的响应通知给与之对应的设备。

在I²C协议中规定在SCL为高电平时，SDA有高低电平的跳变，则表示 I²C总线两端的设备中，一端向另一端发送读/写操作的开始/结束命令。在一 次读/写操作的开始和结束之间，SDA上的电平变化时，要求SCL上的电平为 低电平，这是正确的I²C时序，如图1所示。否则，接收设备认为收到了错误 的信号。通常I²C总线的时序错误发生在SCL的下降沿，即SCL上的电平处 于下降沿，而SDA上的电平也处于高低电平的跳变状态，此时，I²C总线上的 时序是错误的时序，如图2所示。

为了减少I²C总线上的时序发生错误，现有技术中的做法通常有两种，一 种是如图3所示，在设备A与设备B之间的I²C总线的SCL和SDA总线上， 分别接有对地电容C1、C2，通过调节SCL和SDA上接有的对地电容的容值， 使得SDA的下降沿变缓和/或SCL的下降沿变陡，增加I²C时序裕度。需要说 明的是时序裕度可以理解是SCL处于下降沿与SDA上的电平开始跳变之间的 时间间隔，时间间隔大，则出现错误时序的几率小，反之，时间间隔小，则I²C 总线上的时序发生错误的几率大。采用这种方法来实现对I²C总线的时序的调 节的缺点是调节的范围小，通常不能达到完全避免I²C总线上的时序错误的目 的。

另一种调节I²C总线上的时序的方法是在通信的两个设备之间插入隔离器 件，这种隔离器件对I²C总线上的时序调节的作用是相当有限的，即调节的范 围也非常小，使得调节I²C总线上的时序错误效果不明显。

发明内容

本发明实施例提供一种I²C总线时序调节方法、相应装置及系统，可以根 据设计需要，选择需要调节范围，能够有效的减少I2C总线上时序错误。

本发明实施例提供了一种内部集成电路I²C总线时序调节方法，包括：

接收串行时钟SCL总线上的信号和串行数据SDA总线上的信号；

根据所述接收到的SCL总线上的信号和SDA总线上的信号，判断I²C总线 上信号传输的方向；

当SCL总线上的信号处于每个下降沿时，根据所述判断出的方向，将SDA 总线上的信号延迟时间T输出；

根据所述判断出的方向，将SCL总线上的信号输出。

本发明实施例还提供了一种内部集成电路I²C总线时序调节装置，包括：

接收单元，用于接收串行时钟SCL总线上的信号和串行数据SDA总线上的 信号；