[发明专利]一种内部集成电路总线时序调节方法、相应装置及系统

权利要求书

1.一种内部集成电路I²C总线时序调节方法，其特征在于，包括：

接收串行时钟SCL总线上的信号和串行数据SDA总线上的信号；

根据所述接收到的SCL总线上的信号和SDA总线上的信号，判断I²C总线 上信号传输的方向；

当SCL总线上的信号处于每个下降沿时，根据所述判断出的方向，将SDA 总线上的信号延迟时间T输出；

根据所述判断出的方向，将SCL总线上的信号输出。

2.根据权利要求1所述的方法，其特征在于，所述根据所述接收到的SCL 总线上的信号和SDA总线上的信号，判断I²C总线上信号传输的方向，包括：

判断是否接收到I²C开始信号，如果是，根据接收到的I²C开始信号，获取 SCL和SDA总线上传输的信号的方向。

3.根据权利要求2所述的方法，其特征在于，所述当SCL总线上的信号处 于每个下降沿时，根据所述判断出的方向，将SDA总线上的信号延迟时间T输 出，包括：

记录SCL总线上的时钟数目；

在SCL总线上前8个下降沿时，根据所述获取的SDA总线上传输的信号的 方向，将SDA总线上的信号延迟时间T输出。

4.根据权利要求3所述的方法，其特征在于，所述方法还包括：

在SCL总线上第9个下降沿时，将SDA总线上的信号延迟时间T后，按照与 前8下降沿传输的信号相反的传输方向输出。

5.根据权利要求3或4所述的方法，其特征在于，所述方法还包括：

根据第8个上升沿时接收到的SDA总线上的信号值，获取下一字节的传输 方向，所述前8个时钟周期中SDA传输了一个字节；

当记录的SCL总线上的时钟数目为9时，将所述记录的SCL总线上的时钟 数目清零；

再次记录SCL总线上的时钟数目；

在所述再次记录SCL总线上的时钟数目的前8个下降沿时，根据所述获取 下一字节的传输方向，将SDA总线上的信号延迟时间T输出。

6.根据权利要求5所述的方法，其特征在于，所述方法还包括：

在所述再次记录SCL总线上的时钟数目的第9个下降沿时，将SDA总线上 的信号延迟时间T后，按照与前8个时钟周期传输的信号相反的传输方向输出。

7.根据权利要求1所述的方法，其特征在于，所述根据所述判断出的方向， 将SCL总线上的信号输出，包括：

根据所述判断出的方向，将SCL总线上的信号延迟时间T’输出，所述时 间T’小于所述时间T。

8.一种内部集成电路I²C总线时序调节装置，其特征在于，包括：

接收单元，用于接收串行时钟SCL总线上的信号和串行数据SDA总线上的 信号；

判断单元，用于根据所述接收到的SCL总线上的信号和SDA总线上的信 号，判断I²C总线上信号传输的方向；

延迟单元，用于当SCL总线上的信号处于每个下降沿时，根据所述判断出 的方向，将SDA总线上的信号延迟时间T；

发送单元，用于根据所述判断出的方向，将SDA总线上延迟时间T后的信 号和SCL总线上的信号输出。

9.根据权利要8所述的装置，其特征在于，所述判断单元包括：

第一判断单元，用于判断是否接收到I²C开始信号，如果是，通知第一获 取单元；

第一获取单元，用于根据接收到的I²C开始信号，获取SCL和SDA总线上 传输的信号的方向；

记录时钟单元，用于记录SCL总线上的时钟数目，所述延迟单元根据所述 记录的时钟数目，根据所述第一获取单元获取的SDA总线上传输的信号的方 向，将SDA总线上的信号延迟时间T。