[发明专利]具有集成肖特基的高密度FET

权利要求书

1.一种包含单块集成的沟槽FET和肖特基二极管的半导体结构，

所述半导体结构包括：

多个沟槽，延伸进入第一导电类型的半导体区；

屏蔽电极，位于每个沟槽的下部，所述屏蔽电极通过屏蔽电介质与所述半导体区绝缘；

极间电介质，覆盖在每个沟槽中的所述屏蔽电极上；

栅极电介质，贴附在每个沟槽的上部沟槽侧壁；

栅极电极，位于每个沟槽的上部，设置在所述极间电介质上方；

第二导电类型的本体区域，设置在相邻沟槽之间的所述半导体区上方；

第一导电类型的源极区，设置在每个本体区域上方；

凹槽，在每两个相邻沟槽之间具有渐缩的边缘，每个凹槽均从所述两个相邻沟槽的上隅角延伸穿过所述本体区域，并终止于所述本体区域下方的所述半导体区；以及

互连层，延伸进入每个凹槽，以与所述源极区和所述本体区域的渐缩的侧壁电接触，所述互连层进一步沿着每个凹槽的底部接触所述半导体区，以在所述互连层与所述半导体区之间形成肖特基接触，所述互连层形成所述肖特基二极管的正极端子和所述FET的源极电极。

2.根据权利要求1所述的半导体结构，其中，所述凹槽与所述沟槽自对准。

3.根据权利要求1所述的半导体结构，其中，所述栅极电极在每个沟槽中凹入，并覆盖有介电材料。

4.根据权利要求1所述的半导体结构，其中，所述互连层进一步包括阻挡金属层，所述阻挡金属层沿着每个凹槽的底部与所述半导体区形成肖特基接触。

5.根据权利要求1所述的半导体结构，进一步包括第二导电类型的重本体区域，所述重本体区域设置在所述本体区域上方并与所述本体区域接触。

6.根据权利要求1所述的半导体结构，进一步包括所述半导体区中沿着形成有所述肖特基接触的每个凹槽的底部的掺杂区。

7.根据权利要求1所述的半导体结构，其中，所述半导体区是外延层，所述半导体结构进一步包括衬底，所述外延层在所述衬底上延伸。

8.一种用于形成包含单块集成的沟槽FET和肖特基二极管的半导体结构的方法，所述方法包括：

形成多个沟槽，所述多个沟槽延伸进入第一导电类型的半导体区；

在每个沟槽的底部形成屏蔽电极；

在每个沟槽中的所述屏蔽电极上方形成栅极电极，所述栅极电极与所述屏蔽电极绝缘；

在所述半导体区中形成第二导电类型的本体区域；

在所述本体区域中形成第一导电类型的掺杂区，每个掺杂区从一个沟槽侧壁横向地延伸至相邻沟槽的侧壁；

在每两个相邻沟槽之间形成凹槽，使得每个凹槽具有渐缩的边缘，并从所述两个相邻沟槽的上隅角延伸穿过所述掺杂区和所述本体区域，并终止于所述本体区域下方的所述半导体区，每个凹槽均将其延伸穿过的所述掺杂区分成两个掺杂区，所述两个掺杂区中的每一个均形成源极区；以及

形成延伸进入每个凹槽以与所述源极区和所述本体区域的渐缩的侧壁电接触的互连层，所述互连层进一步沿着每个凹槽的底部接触所述半导体区，以在所述互连层与所述半导体区之间形成肖特基接触，所述互连层形成所述肖特基二极管的正极端子和所述FET的源极电极。

9.根据权利要求8所述的方法，其中，形成所述凹槽包括：使用没有掩模的硅蚀刻工艺，使得所述凹槽与所述沟槽自对准。

10.根据权利要求8所述的方法，其中，所述栅极电极在每个沟槽中凹入，所述方法进一步包括：用介电材料覆盖每个沟槽中的所述栅极电极，使得所述介电材料的顶表面与所述半导体区的顶表面共面。

11.根据权利要求8所述的方法，其中，形成所述互连层进一步包括：形成阻挡金属层，以沿着每个凹槽的底部与半导体衬底形成肖特基接触。

12.根据权利要求8所述的方法，进一步包括在所述本体区域中形成所述第二导电类型的重本体区域。