[发明专利]将NVM电路与逻辑电路集成的方法

说明书

技术领域

本发明一般地涉及集成电路制造，并且更具体地，涉及在制作集成电路设计中将非易失性存储器(NVM)电路与逻辑电路集成。

背景技术

在集成电路设计领域中，通常使用片上系统(SoC)器件。术语“SoC”指的是将几种类型的模块集成于单个集成电路上的器件，这些类型的模块包括逻辑、可编程部件、I/O、易失性存储器及非易失性存储器。

在SoC设计中常常将基于浮栅的存储器用作非易失性存储器。为了克服在SoC上所嵌入的基于浮栅的存储器的尺度限制，目前正使用薄膜存储(TFS)的存储器。在TFS存储器中，电荷被存储于包含硅晶体(通常称为纳米晶体)的薄的绝缘膜中。

TFS(薄膜半导体)存储器与逻辑电路在SoC中的集成需要两种栅极蚀刻，一种用于TFS区域中的选择栅极而另一种则用于逻辑区域中的逻辑或外围晶体管的栅极。逻辑或外围晶体管是很小的，具有临界尺寸，并且从而要图形化是复杂的。在一种途经中，使用沉积于栅极氧化物之上的底部抗反射涂料(BARC)层来图形化微小晶体管的栅极以实现对晶体管的栅极尺寸的临界尺寸(CD)的控制。由于BARC具有高粘度，因而难以沉积BARC层。此外，如果在SoC上的存储器区域与逻辑区域之间的高度有差别则过程变得更为复杂。另外，如果在SoC上的存储器区域与逻辑区域之间的物理距离小，则很厚的非平面BARC层沉积于逻辑区域中的栅极氧化物上，该BARC层难以蚀刻。另外，使用厚BARC层进行的晶体管栅极的图形化是复杂的过程，因为厚的BARC层也是抗反射的。要解决这种非平面性问题，需要存储器区域与逻辑区域之间的距离(被称作隔离区)是大的。但是，隔离区的增加会带来SoC设计中的布局效率低。

用于图形化小尺寸晶体管的另一种途经包括沉积规则的抗反射涂层(ARC)或氮化物。但是，由于非平面性问题因而要在之后的过程中蚀刻它是困难的。

需要在将集成NVM电路与逻辑电路集成于SoC中时克服这些问题并降低过程复杂性的方法。

附图说明

下面对本发明的优选实施方案的详细描述在结合附图来阅读时将会更好理解。本发明通过实例的方式来说明，但不限定于附图，在附图中相似的标记指示相似的元素。图中的元素出于简单清晰的目的来示出而并不一定按比例绘制。

图1示出了根据本发明的实施方案具有覆盖于基板之上的电介质材料层及栅极材料层的半导体器件的一部分的截面；

图2示出了根据本发明的实施方案在沉积了多个邻接的牺牲层之后的图1的半导体器件；

图3示出了根据本发明的实施方案在沉积了图形化的光致抗蚀剂层之后的图2的半导体器件；

图4示出了根据本发明的实施方案在蚀刻了牺牲层及第一栅极材料层之后的图3的半导体器件；

图5示出了根据本发明的实施方案的在将电荷存储叠层沉积于牺牲层上之后的图4的半导体器件；

图6示出了根据本发明的实施方案在沉积第二栅极材料层之后的图5的半导体器件；

图7示出了根据本发明的实施方案在抛光穿过第二栅极材料层直到抛光终止层之后的图6的半导体器件；

图8-11示出了根据本发明的实施方案的选择栅极及控制栅极在图7的半导体器件的NVM区域中的形成。

图12示出了根据本发明的实施方案在为了图形化逻辑区域中的逻辑晶体管的栅极而沉积光致抗蚀剂掩模之后的图11的半导体器件；以及

图13示出了根据本发明的实施方案用于在存储器区域中形成存储器晶体管以及在逻辑区域中形成逻辑晶体管的最后处理步骤。

本领域技术人员将会意识到图中的元素出于简单清晰的目的来说明而并不一定按比例绘制。例如，图中的某些元件的尺寸可以相对其他元件放大以帮助提高对本发明的实施方案的理解。

具体实施方式

对附图的详细描述是要描述本发明当前优选的实施方案，而并不是要表示可以实施本发明的唯一形式。应当理解，相同的或相当的功能可以通过确定包含于本发明的精神及范围之内的不同实施方案来完成。

在本发明的实施方案中，方法提供了具有相互电隔离的第一界定区域以及第二界定区域的基板。另外，该方法在第一界定区域及第二界定区域两者中提供了覆盖于基板上的第一栅极材料层。此外，该方法提供了覆盖于第一栅极材料层上的多个邻接牺牲层。该方法还使用了多个邻接牺牲层来在第一界定区域中形成晶体管控制电极，在该第一界定区域中至少一层邻接牺牲层没有被完全去除。另外，该方法使用邻接牺牲层中的一个来在第二界定区域中图形化晶体管控制电极。最后，该方法在第一界定区域及第二界定区域两者中完成晶体管的形成。