[发明专利]用于测试逻辑模块中的地址总线的方法有效
| 申请号： | 200880111525.5 | 申请日： | 2008-09-10 |
| 公开（公告）号： | CN101821718A | 公开（公告）日： | 2010-09-01 |
| 发明（设计）人： | T·施奈德;P·沃思;O·普菲特泽 | 申请（专利权）人： | 罗伯特.博世有限公司 |
| 主分类号： | G06F11/267 | 分类号： | G06F11/267 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 宣力伟 |
| 地址： | 德国斯*** | 国省代码： | 德国;DE |
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| 摘要： | |||
| 搜索关键词： | 用于 测试 逻辑 模块 中的 地址 总线 方法 | ||
【权利要求书】：
1.用于测试逻辑模块(10)中的地址总线(14)的方法，其中在 所述逻辑模块(10)中设有至少一个数据寄存器(20)，其特征在于， 至少一个被地址译码器(18)在访问时识别的地址通过所述地址译码 器(18)被写入所述数据寄存器(20)中，所述地址被读取用于检查 所述地址总线(14)的功能性。
2.如权利要求1所述的方法，其中数据寄存器(20)在下一次读 访问时被读出。
3.如权利要求1或2所述的方法，其中通过以标准值写入逻辑模 块(10)中的存储单元，附加地对数据总线(16)加以测试。
4.如权利要求1或2所述的方法，所述方法在读访问时被实施。
5.如权利要求1或2所述的方法，所述方法在写访问时被实施。
6.如权利要求1或2所述的方法，所述方法用于检查印制导线。
7.逻辑模块，用于实施按照权利要求1至6中任一项所述的方法， 在所述逻辑模块中设有至少一个数据寄存器(20)，其特征在于，将 至少一个被地址译码器(18)识别的地址通过所述地址译码器(18) 写入所述数据寄存器(20)中；还具有用于读取所述用于检查地址总 线(14)功能性的地址的机构。
8.如权利要求7所述的逻辑模块，所述逻辑模块被设计成ASIC。
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