[发明专利]DMOS晶体管及其制造方法

说明书

技术领域

本发明涉及一种DMOS晶体管及其制造方法。 

背景技术

DMOS晶体管是双扩散且形成有源极层和成为沟道的主体层的MOS场效应型晶体管，作为电源电路或驱动电路等功率半导体元件而使用。 

近几年，根据电子设备的小型化、低耗电化的要求，期望DMOS晶体管的低导通电阻化。因此，使用微细加工技术来缩小晶体管的间距，从而增大每单位面积的晶体管数。另外，通过斜向离子注入技术形成以往通过热扩散形成的主体层，从而缩短晶体管的沟道长度，实现了低导通电阻化。 

以下，参照图12和图13说明N沟道型横型DMOS晶体管的结构与制造方法。图12是表示横型DMOS晶体管的结构的俯视图，图13是图12的剖视图，图13(A)是沿图12的X-X线的剖视图，图13(B)是沿图12的Y-Y线的剖视图。 

在N型半导体基板10(例如单晶硅基板)的表面上，形成有N型的源极层11。源极层11由N型层11A、比N型层11A浓度高的N+型层11B构成。 

另外，在半导体基板10的表面上，与源极层11相邻地形成有栅极绝缘膜12和与栅极绝缘膜12连接的电场缓和用绝缘膜13(LOCOS膜)，从该栅极绝缘膜12到电场缓和用绝缘膜13的一部分上形成有栅电极14(例如由多晶硅膜构成)。该栅电极14形成为环状地包围源极层11，源极层11从环状的栅电极14的四边形的开口部分露出。另外，栅电极14的侧壁上形成有隔离膜15(例如由氧化硅膜构成)，使用该隔离膜15形成源极层11的高浓度N+型层11B。 

另外，半导体基板10的表面上形成有N+型漏极层16。漏极层16被 配置成在其间夹着电场缓和用绝缘膜13且与源极层11相隔开。 

而且，形成有部分与源极层11重叠并且延伸到栅电极14的下方的半导体基板10的表面上的P型的主体层17。当施加到栅电极14上的电压为阈值电压以上时，该主体层17的表面反转为N型，形成源极层11与漏极层16之间的导电沟道。 

以下，说明主体层17的形成方法。形成光致抗蚀层18，该光致抗蚀层18在栅电极14上具有端部，并覆盖电场缓和用绝缘膜13和漏极层16。 

源极层11和与源极层11相邻的栅电极14的端部从光致抗蚀层18露出。而且，从图12的A、B、C、D箭头表示的四个方向进行P型杂质的斜向离子注入。即，将栅电极14和光致抗蚀层18作为掩模，从比垂直方向倾斜的方向向半导体基板10的表面入射离子束。 

由于通过这样的斜向离子注入，能够在栅电极14的下面的狭窄的区域中形成主体层17，因此能够缩短晶体管的沟道长度，并且能够实现低导通电阻化。 

另外，例如，日本专利公开公报平10-233508号、2004-039773号中记载了DMOS晶体管。 

进行上述的斜向离子注入时，由于栅电极14与光致抗蚀层18的遮蔽效应，很难向栅电极14的内侧的角部注入离子，所以在该部分会引起主体层17的杂质浓度的降低。使用微细化技术形成DMOS晶体管时，提高栅电极14和光致抗蚀层18的高宽比时，该现象更显著。 

结果，在栅电极14的内侧的角部，会引起主体层17的杂质浓度局部降低而导致阈值电压的降低，存在该部分中源极层11与漏极层16之间的漏电流的增加、晶体管截止时的源极漏极间耐压的降低等问题。 

发明内容

本发明的DMOS晶体管的制造方法鉴于上述问题而实现，在DMOS晶体管的制造方法中，DMOS晶体管具备：半导体基板；第一导电型的源极层，其形成在所述半导体基板的表面上；栅极绝缘膜，其形成在所述半导体基板的表面上；栅电极，其隔着所述栅极绝缘膜包围所述源极层并形成为环状；第二导电型的主体层，其与所述源极层重叠，并且延伸到所述 栅电极的下方的半导体基板的表面上；和第一导电型的漏极层，其与所述源极层对应地形成在所述半导体基板的表面上；该DMOS晶体管制造方法的特征在于，形成所述主体层的工序，包括将第二导电型杂质朝所述栅电极的内侧的角部向所述半导体基板的表面进行离子注入的工序。 

根据该DMOS晶体管的制造方法，由于形成所述主体层的工序包括将第二导电型杂质朝所述栅电极的内侧的角部向所述半导体基板的表面进行离子注入的工序，因此在所述角部，能够抑制所述主体层的杂质浓度局部降低。由此，能够降低漏电流，并且能够提高晶体管截止时的源极漏极间耐压。