[发明专利]配线基板的制造方法

说明书

技术领域

本发明涉及配线基板的制造方法，特别是涉及利用增层法(build-up process)形成印刷电路板或半导体组件的多层配线基板等配线基板时在通孔中进行填埋(embedding)的配线基板制造方法。

本申请是以2007年6月29日在日本提出的日本专利申请号2007-172133号为基础主张有优先权的专利申请，该申请的内容被援用于本申请。

背景技术

随着电子工业的飞跃发展，印刷电路配线基板也对高密度化、高性能化提出了越来越高的要求，需要大大增加。其中，为了实现高密度化，对于多层印刷电路配线基板(PCBs：Printed Circuit Boards)的制造技术，做了各种工作。

特别是在PCBs的制造工艺中，将铜作为配线材料使用，层间连接采用通孔的增层法(build-up process)在当前很引人注目。

所谓增层(build-up)法是导电层与绝缘层交互叠层，利用通孔进行层间连接的PCBs制造方法。是借助于该通孔，以实现配线高密度化为目的，为了在通孔上重叠上层通孔，在通孔内部用电镀方法充填金属，实现导电层之间的层间连接的方法。

现在作为这种使用电镀的增层法，往往采用半加成法和全加成法(the semi-additive process and the full-additive process)。

图3表示采用半加成法形成的配线基板的剖面图。该半加成法是对形成通孔47的基体赋予催化剂后，形成无电镀膜(electrolessplating film)44作为电解电镀通电用的底层，以使作为配线图案的部位露出的抗镀剂(plating resist)45为掩模，利用电镀实现通孔47的填埋并且形成作为配线图案的电解电镀膜46的方法。

又，图4表示利用全加成法形成的配线基板的剖面图。该全加成法是对形成通孔54的基体赋予催化剂后，利用抗镀剂55使得形成为配线图案的部位露出，只用无电镀铜(electroless copper plating)的方法，形成无电镀膜56构成的电路的方法。

非专利文献1：阿部真二、藤波知之、青野隆之、本间英夫r向微小通孔的无电镀铜的均匀析出性」表面技术协会Vo1.48 No4 p433-p438(1997)

专利文献1：日本特公平4-3676号公报

专利文献2：日本特开平5-335713号公报

但是，如图3所示，在半加成法中，由于电解电镀时电流流动的关系，造成电路的膜厚不均匀，形成的金属电路变粗糙，因此进行电镀处理必须经常考虑电流分布的调整。而且电镀之后必须利用蚀刻方法去除为了通电而作为电镀的底层形成的无电镀膜，这种蚀刻处理容易造成需要的电路部分发生断线。这个问题随着布线的细化而变得越来越严重。

另一方面，全加成法由于是只要利用无电镀形成电路的方法，的确不必考虑在电镀时受到重视的电流分布，在半加成法中电流的流动造成电路的厚度差异的情况没有了，有可能形成具有均匀的膜厚分布的配线基板，而且也不存在蚀刻引起的电路断线问题。但是，如图4所示，在全加成法的情况下，虽然配线基板的镀膜的膜厚分布均匀，但是由于包括通孔54内的镀膜56a的全部镀膜厚度变得均匀，不能够将通孔54完全填埋，在通孔54上会产生凹坑57，不能够叠层上层的通孔。也有能够完全填埋通孔54的无电镀的报告提出，但是能够填埋的通孔为亚微米(例如直径0.5微米)以下。限于半导体晶片，对于通孔直径为数微米～100微米左右的印刷电路板，则不能够实现通孔的填埋。

全加成法也是，如果加大镀膜厚度，则有时候也能够填埋通孔54，但是当前使用的印刷电路板要求的数微米～数十微米厚度的情况下毕竟是不能够实现通孔的填埋，由于这样将膜厚加大，会发生镀膜的厚度不均匀的问题。

还有，这种全加成法，也有如下所述问题，即由于在被赋予催化剂的基板上利用无电镀方法形成镀膜，从被赋予催化剂的通孔内壁也生长出镀膜，在通孔的开口部附近，生长出来的镀膜相互重叠，在通孔54的开口部附近发生空洞(void)，成为导通不良和断线的原因，使连接可靠性降低。

发明内容

本发明是鉴于上述情况而作出的，其目的在于，提供不发生空洞，能够用金属镀膜完全填埋通孔，而且具有均匀的膜厚分布的配线基板的制造方法。