[发明专利]利用可制造性模型的鲁棒设计

说明书

相关申请的交叉引用

本申请要求享有2007年6月27日提交的美国临时申请60/946656的权益，在此通过引用将其全文并入本文。

技术领域

本发明涉及集成电路(芯片)的设计。

背景技术

在集成电路(IC)的制造设计(DFM)中，为设计人员提供来自晶片制造的信息，以便改善产品的最后产率。然而，制造过程中的变化使得几乎不可能为设计人员提供任何有用信息以预测这些变化。因此，需要一种方法和系统来跟踪对晶片之间、工厂(fab)之间的过程变化的灵敏度。

发明内容

本发明包括利用可制造性模型的鲁棒设计。可以在集成电路设计中提供一种方法、系统和/或计算机可用介质，以跟踪对晶片之间和/或工厂之间的过程变化的灵敏度，以便辅助设计人员预测这些变化，从而改善产品的最终产率。

一个实施例包括识别一个或多个表征集成电路特征尺度的变化的模型，所述变化是由于一个或多个制造过程和一个或多个集成电路设计的区段(section)上的设计图案或特征之间的相互作用造成的。可以组合来自多个模型的被表征变化，以产生设计的一个或多个几何参数中变化数据的条件分布、范围或统计度量。

在其它实施例中，制造过程可以代表单个制造设施之内或来自多个制造设施的一个或多个处理工具或流程。制造过程可以包括半导体器件的制作中使用的化学机械抛光、蚀刻、光刻、沉积、注入或电镀过程的一个或多个模型。在其它实施例中，可以针对如下一项或多项表征所述变化：由于设计图案与制造过程的相互作用导致的单个芯片内的变化、晶片级或管芯间的变化、对于单个工具或流程而言的晶片之间的变化、对于工具或流程特定的变化测量值或对于制造设施特定的变化测量值。在其它实施例中，灵敏度可以是利用一个或多个分布对模型表征的变化或被表征变化的统计特征的给定设计或块的评估，所述变化例如是范围、最大值、最小值、标准偏差或平均值。在其它实施例中，表征给定集成电路设计的多个变体并可以比较它们的灵敏度，可以确定鲁棒性水平或可以将结果用作计分过程的一部分。

可以使用一些实施例来选择一种设计变体而不是另一种，或者对集成电路设计建议其它修改。可以部分地使用一些实施例来为设计的几何参数表征电气影响，包括电阻、电容或电感的计算。可以使用一些实施例来确定布线期间的线路形状或位置，确定设计中的伪填充(dummy fill)的形状和位置，产生设计规则，设计规则的违反(violation)，预测或评估与包含该区段的任何设计相关联的产率，为基于图案的热点匹配产生布局图案，模拟变化的电气影响，计算统计定时值，为RC提取生成或修改角部情况(corner case)，为该区段的任何部分计算电阻、电容或电感，评估该区段对环境的灵敏度，修改该区段中包含的布局的任何部分，减小该区段或该区段之内的布局的任何部分对环境的灵敏度，评估设计的一个或多个级，生成伪填充形状和图案，评价环境对包括定时分析、功率和信号完整性的区段的电气影响作为统计定时分析的一部分，选择内嵌的第三方IP，评价内嵌的第三方IP，进行物理核对作为设计过程的一部分，生成设计的布线或作为设计的布线后优化的一部分，或对电子设计过程的任何阶段期间的区段进行评估。

另一个实施例包括识别一个或多个表征集成电路特征尺度的变化的模型，所述变化是由于一个或多个制造过程和一个或多个集成电路设计的区段上的设计图案或特征之间的相互作用造成的。可以提供具有设计的区段和一个或多个模型的语境(context)或环境，以模拟区段和环境之间的相互作用。可以对计算机可用介质中模拟相互作用的结果进行存储。可以组合来自多个模型的被表征变化，以产生设计的一个或多个几何参数中变化数据的条件分布或统计度量，所述变化数据例如是最大值、最小值、平均值、范围或标准偏差值。

在一些实施例中，设计的该区段包括设计的单元、宏或块。在一些实施例中，可以在计算机可用介质中存储一个或多个设计或设计的区段或块的变化和几何描述，使用数据挖掘方法或统计方法来检索和计算诸如特征厚度或宽度等的一个或多个几何参数的诸如最大值、最小值或平均值等的统计信息。

可以使用一些实施例来模拟多个变化源的影响并确定设计、设计的区段或块或一组设计变体或对变化的修改的鲁棒性。可以部分使用一些实施例来选择一种设计、块设计变体或修改而不是另一种。一些实施例可以