[发明专利]具有不同掺杂的有应变的电流电极区域的晶体管

说明书

技术领域

本发明一般涉及半导体器件并且更具体地涉及电流电极 区域的形成。

背景技术

可以通过在沟道区中产生应变来提高诸如场效应晶体管 (FET)的晶体管的驱动电流。这种应变可以增大晶体管的载流子迁 移率。对于某些N沟道晶体管，沟道方向上的拉伸应变可以在沟道中 提供增大的电子迁移率。对于某些P沟道晶体管，沟道方向上的压缩 应变可以提供增大的空穴迁移率。

所期望的是一种改进的用于形成具有应力源(stressor) 材料的电流电极区域的技术，所述应力源材料在沟道区中产生应变。

附图说明

通过参考附图可以更好地理解本发明，并且使得本发明 的许多目的、特征和优点对本领域技术人员显而易见。

图1-9示出了根据本发明一个实施例在制造半导体器件中 的各个阶段的侧面剖视图。

图10-11示出了根据本发明另一实施例在制造半导体器件 中的各个阶段的侧面剖视图。

图12示出了根据本发明另一实施例在制造半导体器件中 的各个阶段的侧面剖视图。

除非另有说明，在不同的附图中使用相同的附图标记来 表示相同的项目。该附图不一定按比例绘制。

具体实施方式

以下阐述了对本发明实施方式的详细描述。本描述意图 说明本发明而不应该被认为是限制性的。

具有应力源结构的电流电极区域可以通过如下步骤来形 成：外延生长不用电流电极掺杂剂掺杂(或者用相对很少的掺杂)的 一层应力源材料，随后外延生长用电流电极掺杂剂原位掺杂的一层应 力源材料。在一个实例中，这种层可以用于形成电流电极延伸区。

图1是晶片(wafer)101的侧面剖视图。晶片101包括半 导体层103，其在实施例中被示出为块状半导体衬底层。在一个实施 例中，层103由单晶硅制成，但是在其它实施例中可以由其它半导体 材料(例如硅锗)制成(包括一层或多层不同的材料)。此外在其它 实施例中，晶片101可以具有绝缘体上半导体(SOI)配置，其中层103 位于绝缘体层(未示出)之上。此外，层103可以具有沟道阱掺杂(well doping)(例如，硼、铟、磷、砷或者锑)。

在层103之上形成栅极电介质层107、栅电极105和栅极盖 层(cap)111。栅极电介质层107可以通过层103的氧化来生长，或者 可以是诸如金属氧化物层的淀积层(例如高K电介质层)。栅电极105 可以由一层或多层栅极材料(例如，多晶硅、金属或其组合)制成。 盖层111用来在随后的工艺期间保护栅电极105并且可以由任何合适 的材料(例如氮化物)形成。在一个实施例中，栅电极105具有在 500-1000埃的范围内的厚度，但是在其它实施例中可以具有其它厚度。 在一个实施例中，电介质层107具有10-50埃的厚度，但是在其它实施 例中可以具有其它厚度。

层107、栅电极105和盖层111由如下的多层材料形成，该 多层材料位于整个层103之上并且随后被图形化以形成图1所示出的 结构。

在图形化以形成栅电极105和盖层111之后，形成相对薄 的隔离物109。在一个实施例中，隔离物109由淀积在晶片101之上并 且随后被各向异性刻蚀的一层隔离物材料形成。在一个实施例中，淀 积层具有在40-100埃的范围内的厚度，但是在其它实施例中可以具有 其它厚度。在一个实施例中，隔离物109由硅氮化物形成，但是在其 它实施例中，可以由其它电介质材料形成。

在所示出的实施例中，可以将低能量或浅注入的电流电 极掺杂剂注入到层103中以在形成隔离物109之后形成区域108和110。 在注入之后，可以对这些掺杂剂进行退火使得它们在栅电极105的边 缘下方在层103中横向地移动。

图2示出了在凹口(recess)201和203在层103中在栅电极 105侧面形成之后晶片101的剖面侧视图。在一个实施例中，通过例如 各向异性地刻蚀层103持续预定的时间段来形成凹口201和203。在一 个实施例中，用包括HBr和Cl₂的干法刻蚀化学物质形成凹口201和 203，但是在其它实施例中可以通过其它技术或者用其它刻蚀化学物 质来刻蚀凹口201和203。在一个实施例中，凹口有1000埃深，但是在 其它实施例中，其可以具有其它深度。