[发明专利]用于SAR ADC的高速并行处理数字路径

权利要求书

1.一种逐次逼近模数转换器SAR ADC，包括：

具有输入的DAC；

比较器，耦合到DAC；

逐次逼近寄存器SAR，耦合到该比较器；

多个逻辑块，耦合到SAR，用于在当前位试验期间，形成用于 下一个位试验的两个可能的SAR输出；

多个测温编码器，耦合到相关联的多个逻辑块，所述测温编码器 的输入通过相关联的逻辑块输出用于下一个位试验；以及

多个MUX，耦合到相关联的多个测温编码器和比较器，其中所 述多个MUX在比较器已经做出决定时多路复用所述两个可能的SAR 输出，从而具有耦合到DAC的输入的相关联的输出。

2.根据权利要求1所述的SAR ADC，其中所述DAC选自开关 电容器DAC、差动开关电容器DAC和电阻器DAC构成的组。

3.根据权利要求1所述的SAR ADC，其中多个逻辑块包括MSB 逻辑块和LSB逻辑块。

4.根据权利要求3所述的SAR ADC，其中多个MUX包括MSB  MUX和LSB MUX，并且其中MSB MUX耦合在多个测温编码器和 DAC之间，而LSB MUX耦合在LSB逻辑块和DAC之间。

5.根据权利要求1所述的SAR ADC，还包括控制器，其耦合 到SAR以提供控制信号。

6.根据权利要求5所述的SAR ADC，其中该控制器是状态机。

7.根据权利要求1所述的SAR ADC，其中该多个逻辑块是基 于NOR门的锁存器。

8.根据权利要求1所述的SAR ADC，其中该多个逻辑块是基 于NAND门的锁存器。

9.根据权利要求1所述的SAR ADC，其中DAC包括从二进制 编码的DAC、减少基数的DAC和混合基数的DAC构成的组选出的 DAC。

10.根据权利要求1所述的SAR ADC，还包括：

随机序列选择器，耦合到多个测温编码器；

一组锁存器，耦合在多个MUX和DAC之间；以及

锁存器使能发生器，耦合在比较器和该组锁存器之间，其中该组 锁存器从多个MUX和锁存器使能发生器接收输入。

11.根据权利要求10所述的SAR ADC，其中所述DAC选自开 关电容器DAC、差动开关电容器DAC和电阻器DAC构成的组。

12.根据权利要求10所述的SAR ADC，其中多个逻辑块包括 MSB逻辑块和LSB逻辑块。

13.根据权利要求12所述的SAR ADC，其中多个MUX包括 MSB MUX和LSB MUX，并且其中MSB MUX耦合在随机序列选择 器和该组锁存器之间，而LSB MUX耦合在LSB逻辑块和该组锁存器 之间。

14.根据权利要求10所述的SAR ADC，还包括控制器，其耦 合到SAR以提供控制信号。

15.根据权利要求14所述的SAR ADC，其中该控制器是状态 机。