[发明专利]半导体装置

说明书

技术领域

本发明涉及一种半导体装置，特别地，涉及一种具有多个电容单元(capacity cell)的半导体装置。

背景技术

一般来说，具有在半导体基板上排列了多个单位电容单元的电容阵列的半导体装置是一种众所周知的半导体装置。所述电容阵列例如可应用于D/A转换器、开关电容等。

图39是表示使用了现有技术中常见的电容阵列的D/A转换器电路的一部分的电路图。电容器C0～Cn并列连接。在输入侧，电压V0～Vn与每个电容器C0～Cn相对应，并以二进制(binary)输入至每个下部电极CL。在输出侧，每个电容器C0～Cn的上部电极CU共同连接，用以输出模拟信号。输入侧是低阻抗，输出侧是高阻抗。

图40是表示做成图39所示电路时的、具有现有技术中的电容阵列150的半导体装置200的平面配置例子的图。在图40中，形成单位电容的9个电容单元C0～C8排列成纵3列×横3列，作为一个整体构成了电容阵列150。在每个电容单元中，下部电极CL与上部电极CU相对设置，上部电极CU的面积小于下部电极CL的面积。在每个电容单元C0～C8的下部电极CL上连接了输入配线V0～V8，输入信号经由输入配线V0～V8被提供至每个电容单元C0～C8。对每个单位电容单元C0～C8进行电荷充电后，通过将输入与预定的基准相连，然后对电荷进行再分配，可以将输入信号的信号成分转换为模拟转换信号。

另外，因为电容单元C0～C3、C5～C8配置在电容阵列150的端部，所以，输入配线V0～V3、V5～V8可以从电容阵列150的外部直接连接至每个下部电极CL的外侧端部，这样，既使提供输入信号，该输入信号也不会对其他电容单元产生较大的影响。

这里，需要说明的是，在由4个单位电容单元构成的电容阵列中，为了抑制上侧电极配线与下侧电极配线和下侧电极的电容耦合，在上侧电极配线的两侧设置配线保护(sheild)的技术是一种众所周知的技术(例如，参照专利文献1)。

专利文献1：(日本)特开2003-17575号公报

发明内容

本发明想要解决的课题如下：

但是，在上述图40所示的现有技术的电容阵列150的构成中，因为与配置在中央部的电容单元C4的下部电极CL相连的输入配线V4配置在单位电容C2与单位电容C5之间的间隙处，所以，在输入配线V4和电容单元C2之间产生了寄生电容Cp1，在输入配线V4和电容单元C5之间产生了寄生电容Cp2。

图41是图40的电容单元C2与电容单元C5之间的电容截面图。在图41中，输入配线V4配置在电容单元C2和电容单元C5之间，在与电容单元C2的上部电极CU之间产生了寄生电容Cp1，在与电容单元C5的上部电极CU之间产生了寄生电容Cp2。如果将此应用至图39的电路，则由于输入信号的影响，单位电容变为(C4+Cp1+Cp2)，导致发生电容失配(mismatch)的问题。这样，如果单独使用单位电容，则在电容C2、C5中，由于V4的电压的变化，就会导致透过寄生电容Cp1、Cp2产生噪音(noise)的问题。

因此，本发明的目的在于，通过提供一种降低了由于上述寄生电容而导致的电容失配以及由此而引起的噪音的电容阵列，可以提供一种提高了电路精度的半导体装置。

解决上述课题的技术手段如下：

为了实现上述目的，第一发明的半导体装置是具有用于输入信号的下部电极以及与该下部电极相对设置的上部电极的多个电容单元相邻配置的半导体装置，其特征在于，与所述下部电极连接的配线层包含围绕每个所述上部电极的配线保护部。

这样，通过保护上部电极，消除与连接至其他电容单元的下部电极的配线层之间发生的寄生电容，可以减少电容失配以及由此而引起的噪音。

第二发明的半导体装置的特征在于，在第一发明的半导体装置中，所述配线保护部的俯视图中包含围绕所述上部电极的配线结构。

这样，通过在横方向上保护上部电极，消除与连接至下部电极的配线层之间发生的寄生电容的主成分，可以降低电容失配以及由此而引起的噪音。

第三发明的半导体装置的特征在于，在第二发明的半导体装置中，所述配线保护部是多层配线结构。

这样，因为可以进一步消除寄生电容的成分，所以，可以进一步降低电容失配以及由此而引起的噪音。

第四发明的半导体装置的特征在于，在第二发明的半导体装置中，还具有被提供固定电位的固定电位配线保护部，该固定电位配线保护部配置在所述配线保护部上方，具有从上覆盖所述上部电极的平板形状。