[发明专利]错误检测和校正码的可配置分开存储

说明书

技术领域

本发明涉及数字装置的存储器配置，且更明确地说，涉及一种用于存储程序指令和/或数据(操作码)的可配置存储器，其可选择地存储错误检测和校正码。

背景技术

在具有由程序指令控制的处理器的数字装置中，典型的错误校正码(ECC)或奇偶校验实施方案存储ECC或奇偶性数据作为操作码(op-code)字的一部分。此类实施方案需要较宽字程序存储器，即每存储器位置更多位，来容纳额外ECC或奇偶性数据，然而，对于不需要ECC或奇偶性的应用，存储器容量被浪费，因为未使用的额外存储器字位预留给ECC或奇偶性数据。

发明内容

因此，需要一种具有可经配置以在需要时用于ECC或奇偶性实施方案的存储器空间的数字装置，另外在数字装置不需要ECC或奇偶校验的情况下，可使整个存储器空间可用于程序指令和/或数据(操作码)。根据本发明的教示，标准大小(例如，标准字宽)存储器(例如，快闪存储器、电可编程只读存储器(EEPROM)、电池支持的随机存取存储器(RAM)等)可经配置以基于所需数字装置应用而用于ECC或非ECC功能性，或者奇偶性或非奇偶性功能性。当需要ECC或奇偶性实施方案时，存储器的最后部分可经分配以用于ECC或奇偶性数据，而不是操作码存储。当不需要ECC或奇偶性实施方案时，整个存储器可用于操作码(例如，程序指令和/或数据)存储。这允许在具有不同稳健性(例如，应用程序码完整性)要求的应用中最有效地使用数字装置的存储器。

当在数字装置中实施ECC或奇偶校验时，根据本发明的特定实例实施例，ECC或奇偶性数据可存储在存储器的末端处，且可视需要针对每一操作码字获取。这需要来自存储器的额外读取循环，但在程序执行的速度存在余量(headroom)时将不是问题。因此可使用仅一种类型的数字装置存储器提供针对ECC/奇偶性或非ECC/非奇偶性应用的数字处理，而不会引起额外硬件成本。

例如偶或奇奇偶性的奇偶性实施方案可检测单位错误，但不能校正错误。然而，奇偶性实施方案具有最小额外开销，例如每指令和/或数据字仅使用一个额外位。奇偶性位可以针对N位操作码以N的群组(假定N位宽存储器字(例如针对24位应用程序码的24的群组)存储在存储器的末端。因此，针对多达N个字的奇偶性可在一次存储器读取存取的情况下载入到N位宽高速缓冲存储器中。当将奇偶性位载入到高速缓冲存储器中时，可导致执行速度的非常小的减小，例如针对24位字，可导致4％的速度减小。

单位错误校正双错误检测错误校正码(SECDED ECC)可检测并校正单位错误，且检测2位错误。SECDED ECC需要6位的额外开销来检测并校正24位字中的单位错误。对于24位存储器字，这意味着减少了25％的可用于操作码存储的存储器。针对每一24位操作码字的6位ECC错误校正码可以四的群组(4×6位＝24位)存储在存储器的末端。因此，相当于错误校正码的多达四个字可每存储器存取载入到高速缓冲存储器中。对于连续程序执行，每四次操作码字存取将需要一次额外存储器存取(高速缓冲存储器每次存储器读取存取存储四个错误校正码)，这将使程序执行速度减小约20％。

根据本发明的特定实例实施例，一种具有可配置存储器的数字装置可包括：数字处理器；主存储器，其与数字处理器通信；操作码锁存器，其用于存储从主存储器读取的操作码(op-code)字；以及奇偶校验逻辑，其耦合到主存储器、操作码锁存器和数字处理器，借此奇偶校验逻辑确定存储在操作码锁存器中的操作码字是否具有奇偶性错误；其中主存储器可配置以用于存储操作码(op-code)字和奇偶性位，或仅操作码字。

根据本发明的另一特定实例实施例，一种具有可配置存储器的数字装置可包括：数字处理器；主存储器，其与数字处理器通信；操作码锁存器，其用于存储从主存储器读取的操作码(op-code)字；以及错误校正码(ECC)逻辑，其耦合到主存储器、操作码锁存器和数字处理器，借此ECC逻辑确定存储在操作码锁存器中的操作码字是否具有错误并试图校正所述错误；其中主存储器可配置以用于存储操作码字和ECC数据字，或仅操作码字。

附图说明

可通过参看结合附图作出的以下描述内容获得对本发明的更完整理解，附图中：

图1是根据本发明的特定实例实施例包括数字处理器、具有可配置存储空间的存储器、奇偶性或ECC高速缓冲存储器和相关联逻辑以及操作码锁存器的数字装置的示意框图；

图2是根据本发明的特定实例实施例中的一个特定实例实施例图1的数字装置的奇偶校验操作的示意流程图；