[发明专利]错误检测和校正码的可配置分开存储

权利要求书

1.一种具有可配置存储器的数字装置，其包括：

数字处理器；

主存储器，其与所述数字处理器通信；

操作码锁存器，其用于存储从所述主存储器读取的操作码(op-code)字；以及

奇偶校验逻辑，其耦合到所述主存储器、操作码锁存器和所述数字处理器，借此所述奇偶校验逻辑确定存储在所述操作码锁存器中的所述操作码字是否具有奇偶性错误；

其中所述主存储器可配置以用于存储操作码(op-code)字和奇偶性位，或仅操作码字。

2.根据权利要求1所述的数字装置，其进一步包括耦合在所述主存储器与所述奇偶校验逻辑之间的奇偶性高速缓冲存储器，其中所述奇偶性高速缓冲存储器存储从所述主存储器读取的多个奇偶性位。

3.根据权利要求1所述的数字装置，其中如果所述奇偶校验逻辑指示从所述主存储器检索的所述操作码字中的奇偶性错误，那么所述数字处理器将中止操作。

4.根据权利要求1所述的数字装置，其中所述数字处理器是微控制器。

5.根据权利要求1所述的数字装置，其中所述数字处理器是微处理器。

6.根据权利要求1所述的数字装置，其中所述数字处理器是数字信号处理器。

7.根据权利要求2所述的数字装置，其中所述数字处理器、奇偶性高速缓冲存储器、主存储器和奇偶校验逻辑被制造在集成电路裸片上。

8.根据权利要求7所述的数字装置，其中所述集成电路裸片被封闭在集成电路封装中。

9.根据权利要求1所述的数字装置，其中当所述主存储器经配置以用于仅存储操作码字时，所述奇偶校验逻辑被停用。

10.根据权利要求2所述的数字装置，其中在从所述主存储器的单一读取操作期间，所述多个奇偶性位存储在所述奇偶性高速缓冲存储器中。

11.根据权利要求10所述的数字装置，其中所述奇偶校验逻辑在进行从所述主存储器的另一读取之前校验所述奇偶性高速缓冲存储器中的与所述操作码字相关联的奇偶性位。

12.根据权利要求10所述的数字装置，其中所述奇偶校验逻辑将所计算的奇偶性与所述高速缓冲存储器中的与所述操作码字相关联的所述奇偶性位进行比较，并在所述奇偶校验失败的情况下强制实行中止或复位动作。

13.一种具有可配置存储器的数字装置，其包括：

数字处理器；

主存储器，其与所述数字处理器通信；

操作码锁存器，其用于存储从所述主存储器读取的操作码(op-code)字；以及

错误校正码(ECC)逻辑，其耦合到所述主存储器、操作码锁存器和所述数字处理器，借此所述ECC逻辑确定存储在所述操作码锁存器中的所述操作码字是否具有错误并试图校正所述错误；

其中所述主存储器可配置以用于存储操作码字和ECC数据字，或仅操作码字。

14.根据权利要求13所述的数字装置，其进一步包括耦合在所述主存储器与所述ECC逻辑之间的ECC高速缓冲存储器，其中所述ECC高速缓冲存储器存储从所述主存储器读取的多个ECC数据字。

15.根据权利要求13所述的数字装置，其中所述ECC逻辑将校正从程序存储器读取的具有一位错误的所述操作码字，并在两个或两个以上位错误时中止所述数字处理器的操作。

16.根据权利要求13所述的数字装置，其中所述数字处理器是微控制器。

17.根据权利要求13所述的数字装置，其中所述数字处理器是微处理器。

18.根据权利要求13所述的数字装置，其中所述数字处理器是数字信号处理器。

19.根据权利要求14所述的数字装置，其中所述数字处理器、ECC高速缓冲存储器、主存储器和ECC逻辑且被制造在集成电路裸片上。

20.根据权利要求19所述的数字装置，其中所述集成电路裸片被封闭在集成电路封装中。

21.根据权利要求13所述的数字装置，其中当所述主存储器经配置以用于仅存储操作码字时，所述ECC逻辑被停用。