[实用新型]一种可重构的运动控制器

说明书

技术领域

本实用新型涉及一种可重配置的用于控制步进、伺服电机运动的运动控制器，是一种可通过重配置从而改变其功能的运动控制器。

背景技术

早期的运动控制器专门针对某种数控设备的特定工艺而设计，这类控制器可以独立完成运动控制功能、工艺技术要求，甚至人机交互等功能，但它的开放性较差，用户不能根据应用需求而重组运动控制系统。现代运动控制器朝开放式的结构发展，采用专用ASIC芯片的运动控制器存在硬件结构柔性度差的缺点，硬件结构的改动即意味着重新布线和制板，因而未能很好地适应个性化、快速变化的制造业市场的需求。随着高密度高容量可编程逻辑器件技术的发展，FPGA(现场可编程逻辑阵列)芯片可以随时更改其逻辑组合实现新的功能，这意味着可以在一定的范围内不需重新布线而增加新的功能，因此在高性能开放式运动控制器中的应用越来越广泛。

然而，使用FPGA芯片的运动控制器未能有效地将运动控制器的硬件功能划分为独立模块单元，系统各个部件之间的连接耦合非常紧密，且依靠手工进行部件之间的连接和集成，其效率较低，所设计的运动控制器无论是后期维护或者升级、改动都相当困难。

实用新型内容

本实用新型的目的在于克服现有技术存在的不足，提供一种可重构的运动控制器，以适应现代个性化、快速变化的制造业市场的需求，本实用新型通过如下技术方案实现：

一种可重构运动控制器，由DSP计算子系统1和FPGA子系统4构成；所述的DSP计算子系统1由DSP、SDRAM、非易失存储器、时钟电路2和电源管理电路3构成；电源管理电路3为DSP提供电源，SDRAM、非易失存储器、时钟电路2分别与DSP连接，DSP子系统1与FPGA子系统4之间通过DSP的外部总线连接；所述FPGA子系统4包括：脉冲模块13、PWM模块12、限位传感器输入模块6、通用开关量输入模块7、通用开关量输出模块11、模拟量接口模块5、编码器输入模块10、DSP通信接口模块8、主机通信接口模块9，所述各个模块连接到Avalon总线上，并通过Avalon总线交互信息。

所述的可重构运动控制器的脉冲模块13由输出信号类型选择寄存器16、PWM信号发生器15、脉冲序列发生器14、脉冲计数器&比较器17、脉冲输出模式转换19及输出模式选择寄存器18组成；输出信号类型选择寄存器16分别与PWM信号发生器15、脉冲序列发生器14连接，脉冲序列发生器14分别与脉冲计数器&比较器17和脉冲输出模式转换19连接，脉冲序列发生器14输出的脉冲序列和脉冲计数器&比较器17的输出信号通过一个与门与脉冲输出模式转换19连接，输出模式选择寄存器18与脉冲输出模式转换19连接。

所述的可重构运动控制器的PWM信号发生器15、脉冲序列发生器14与总线接口连接，输出信号类型选择寄存器16选择来自总线接口的数据，其中一路输入到PWM发生器15，PWM信号发生器15根据占空比和频率产生PWM脉冲；另一路输入到脉冲序列发生器14，脉冲序列发生器14产生脉冲和方向信号，脉冲计数&比较器17的控制信号与脉冲序列发生器14的输出相与，结果送至输出模式转换19；输出模式选择寄存器18的控制信号输出作为输出模式转换19的控制输入，控制脉冲序列的输出模式。

所述的可重构运动控制器的脉冲序列发生器14由插补结果寄存器20、累加器25、比较设定值寄存器21、比较器24构成；插补结果寄存器20与基准时钟输入到累加器25，插补结果以基准时钟的频率累加到累加器25，累加器25的输出结果与比较设定值寄存器21的值送到比较器24进行比较，累加器25的输出与比较设定值寄存器21的值之间的大小关系周期性翻转，从而使比较器24输出连续脉冲。

所述FPGA子系统4采用EP1C6Q240C8FPGA芯片，内部硬件逻辑采用了可编程片上系统(SOPC)技术，各个功能模块封装为符合Avalon总线标准的IP(Intellectual Property)核(或称IP组件)。DSP子系统1与FPGA子系统4之间通过DSP的外部总线连接，虽然DSP位于FPGA的外部，但由于Avalon总线为其提供了主端口(Master Port)，使得它可以通过Avalon总线无缝地与FPGA的内部模块进行数据交互，其行为在逻辑上与嵌入在FPGA内部的处理器是一致的，而DSP提供了较内嵌处理器更强的计算能力。这样既利用了SOPC的结构灵活、可快速重组等优势，又保证了足够的计算能力和精度。