[发明专利]一种兼容多速率的数字中频实现装置及方法

说明书

技术领域

本发明涉及一种多速率兼容系统的FPGA(Field Programed Gate Array) 实现装置及方法，尤指一种数字中频信号处理领域兼容多速率的FPGA实现 装置和方法。

背景技术

LTE(Long Term Evolution长期演进)系统在基带上有5Mhz， 10Mhz，20Mhz等多种带宽的配置需求，对应到发射的中频部分，基带信号的 输入就存在多速率的情况。理论上可以对这多种带宽的处理分别做一套方 案，如图1所示：按照固定带宽来设计，每一种带宽设计一套代码，代码 编译以后的数据文件同时存在flash里面，底层的CPU可以根据当前系统 的带宽来选择把其中对应的数据文件下载到FPGA里面，使其正常工作，通 过更改底层FPGA配置来实现，但是会有工作量大、不利于后期维护、切换 不稳定等一列的问题。

发明内容

本发明所要解决的技术问题是提供一种可兼容多种速率，自动兼容处理 多种信号带宽的数字中频实现装置。

为解决上述技术问题，本发明通过如下技术方案实现：一种兼容多速 率的数字中频实现装置，由子模块组成，其特征在于：设置所述子模块为 最高速率，并向下兼容其他速率；各子模块均包括一输入输出控制模块， 第一级子模块输入输出控制模块用于根据上层软件配置的基带信号带宽产 生初始的数据输入时序控制逻辑，并将所述数据输入时序控制逻辑作为初 始输入有效信号，并向下一级子模块输出输出有效信号；次级子模块输入 输出控制模块用于读取上一级所述输出有效信号作为本级输入有效信号， 并向下一级输出输出有效信号。

进一步的，所述兼容多速率的数字中频实现装置包括速率匹配模块，所 述速率匹配模块设置于最后一级，所述速率匹配模块用于对不同的速率进 行不同倍数的插值滤波，输出速率一致的中频信号。

另一方面本发明所要解决的另一技术问题是提供一种可兼容多种速率， 自动兼容处理多种信号带宽的数字中频实现方法。

为解决上述技术问题，本发明通过如下技术方案实现：一种兼容多速率 的数字中频实现方法，各子模块将输入基带信号处理为中频信号，其特征 在于：

设置所述子模块为最高速率，并向下兼容其他速率；

第一级子模块输入输出控制模块根据上层软件配置的基带信号带宽产 生初始的数据输入时序控制逻辑，并将所述数据输入时序控制逻辑作为 初始输入有效信号，并向下一级子模块输出输出有效信号；

次级子模块输入输出控制模块读取上一级所述输出有效信号作为本级 输入有效信号，并向下一级输出输出有效信号。

进一步的，设置速率匹配模块于最后一级，所述速率匹配模块对不同 的速率进行不同倍数的插值滤波，输出速率一致的中频信号。

所述子模块包括但不限于依次链接的成型滤波模块、插值滤波模块、削 峰模块。所述输出有效信号为所述子模块输入输出控制模块对其接收的所 述输入有效信号或者输入有效信号的倍频信号移位寄存后得到，具体为： 通过把所述输入有效信号或者输入有效信号的倍频信号延时一定的周期后 得到，所述延时的时间长度为本级子模块的处理完成基带信号处理所需要 的时间。所述各级输入有效信号为持续1个时钟周期的高电平，所述高电 平出现的频率与对应的基带信号的速率对应。

采用本发明装置以及方法设计简单，仿真方便，只需要各个模块的独立 仿真即可，不需要联合仿真，各级处理模块间的连接关系清晰简单，单模 块的修改不会影响其他模块。多带宽的系统切换灵活，简单，由于不涉及 底层的重新配置，也更稳定，适用范围广，所有涉及多速率兼容FPGA设计 都可以参考本方案的实现。

附图说明

图1为LTE系统中下行数字中频处理的基本结构；

图2为本发明兼容多速率数字中频处理装置以及方法的示意图；

图3为本发明实施例1成型滤波器的时序图，基带速率15.36Mhz，基 带带宽10Mhz；

图4为本发明实施例2成型滤波器的时序图，基带速7.68Mhz，基带带 宽5Mhz。

具体实施方式

为更好揭示本发明的技术实质，下面结合附图，通过实施例对本发明说 明如下：