[发明专利]一种降低SRAM功耗的电路和方法

说明书

技术领域

本发明涉及静态随机存储器控制领域，特别是涉及一种降低SRAM功耗的电路和方法。

背景技术

作为嵌入式应用，内存的发展趋势是所占面积更小、更为省电，以及效率更高这3个方向发展。除了闪存以外，用量最大的是作为SOC(System On Chip，多处理器系统级芯片)以及半导体芯片产品常用的高速缓存，以SRAM(StaticRandom-Access Memory，静态随机存储器)为主流。随着工艺整合技术的改进发展，目前半导体业制造集成电路的趋势，是使用单一晶体管架构的内存，即1T SRAM，其由于成本较低，且芯片面积小，有利于大幅的扩充容量，因此在SOC系统中得到了广泛的应用。然而，SRAM的功耗是整个系统功耗中最大的，甚至超过60％。因此，对于当今低功耗小面积的系统设计趋势来说，如何降低SRAM的功耗已经成为一个亟待解决的课题。

SRAM有读写状态和维持状态两种模式，当处于维持状态时，只要加上较低的电压，就能够保持其中的数据不丢失；而当处于读写状态时，则需要较高频率的时钟(如100MHZ)才能保持其正常工作的状态。然而系统中有相当一部分SRAM并不始终需要工作在高频时钟，也就是说，在部分时间，SRAM可以低速运行甚至停止工作，这时如果继续为SRAM维持高频时钟就会造成很大的功耗浪费，这是由于在COMS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)电路中，功耗与时钟成正比。

在现有技术中，为降低SRAM的功耗，通常采用以下方法：

将高速缓存划分为数量不等的区块，利用内存区加上计数器的方式。当特定的内存区块被读写时，计数器将会归零，而计数器达到临界值时，则可判定为短期间内没有被读写的需求，可进一步进入低功耗模式，或是将关闭特定内存区块的供电。然而关闭区块供电有可能导致被关闭区块的数据流失，而万一程序突然有大量的高速缓存读写需求，则有可能因为被关闭的区块过多，导致高速缓存容量不足，使得需要重复读写的次数增加，反而增加了耗电。而且，SRAM进入和退出低功耗模式都需要较长的延时，从而影响到SRAM的带宽。

总之，目前需要本领域技术人员迫切解决的一个技术问题就是：如何创新地提出一种降低SRAM功耗的电路和方法，以有效地降低SRAM的功耗，并且可以使SRAM快速进入低功耗模式，而且能够快速地唤醒。

发明内容

本发明所要解决的技术问题是提供一种降低SRAM功耗的电路和方法，以有效地降低SRAM的功耗，并且可以使SRAM快速进入低功耗模式，而且能够快速地唤醒。

为了解决上述问题，本发明的实施例提供了一种降低SRAM功耗的电路，该电路包括：

读写访问单元，用于对SRAM进行读写操作，并输出触发信号；

低功耗模式控制单元，用于接收读写访问单元的触发信号，产生时钟切换信号；

时钟切换单元，用于接收时钟切换信号，对SRAM进行时钟切换。

优选的，所述触发信号由RS引脚输出；如果RS输出为低电平，表示SRAM有读写访问；如果RS输出为高电平，表示SRAM读写访问结束。

优选的，所述时钟切换为高频时钟CLK1与低频时钟CLK2之间的切换；当RS输出触发信号为低电平时，SRAM的时钟从低频切换至高频；当RS输出触发信号为高电平时，SRAM的时钟从高频切换至低频。

优选的，所述高频时钟CLK1在低频时钟CLK2完成一个时钟周期前时切入。

优选的，所述低功耗模式控制单元具体包括：第一D型触发器，其时钟输入端连接高频时钟CLK1，数据输入端连接RS触发信号，数据输出端输出信号SD1；第二D型触发器，其时钟输入端连接高频时钟CLK1，数据输入端连接第一D型触发器的输出信号SD1，数据输出端输出信号SD2；与门，用于将SD1信号与SD2信号相与，输出时钟切换信号。

优选的，所述时钟切换单元具体包括：第三D型触发器，其时钟输入端连接高频时钟CLK1，数据输入端连接低频时钟CLK2；第四D型触发器，其时钟输入端连接高频时钟CLK1，数据输入端连接第三D型触发器输出信号；选择器，其选择控制信号为时钟切换信号，输入端为第四D型触发器的输出信号及高频时钟CLK1，并将其输出时钟信号提供给SRAM。

进一步，所述降低SRAM功耗的电路，还包括：时钟同步模块，其在将低频时钟CLK2接入第三D型触发器D3的数据输入端，与将高频时钟CLK1接入第三D型触发器D3的时钟输入端之前，对低频时钟CLK2在高频时钟CLK1域中进行同步。