[发明专利]一种降低SRAM功耗的电路和方法

权利要求书

1.一种降低SRAM功耗的电路，其特征在于，包括：

读写访问单元，用于对SRAM进行读写操作，并输出触发信号；

低功耗模式控制单元，用于接收读写访问单元的触发信号，产生时钟切换信号；

时钟切换单元，用于接收时钟切换信号，对SRAM进行时钟切换。

2.根据权利要求1所述的降低SRAM功耗的电路，其特征在于，

所述触发信号为低电平，表示SRAM有读写访问；所述触发信号为高电平，表示SRAM读写访问结束。

3.根据权利要求2所述的降低SRAM功耗的电路，其特征在于，所述时钟切换为高频时钟CLK1与低频时钟CLK2之间的切换；当所述触发信号为低电平时，SRAM的时钟从低频切换至高频；当所述触发信号为高电平时，SRAM的时钟从高频切换至低频。

4.根据权利要求3所述的降低SRAM功耗的电路，其特征在于，

所述高频时钟CLK1在低频时钟CLK2完成一个时钟周期前时切入。

5.根据权利要求1所述的降低SRAM功耗的电路，其特征在于，所述低功耗模式控制单元具体包括：

第一D型触发器，其时钟输入端连接高频时钟CLK1，数据输入端连接所述触发信号，数据输出端输出信号SD1；

第二D型触发器，其时钟输入端连接高频时钟CLK1，数据输入端连接第一D型触发器的输出信号SD1，数据输出端输出信号SD2；

与门，用于将SD1信号与SD2信号相与，输出时钟切换信号。

6.根据权利要求1所述的降低SRAM功耗的电路，其特征在于，所述时钟切换单元具体包括：

第三D型触发器，其时钟输入端连接高频时钟CLK1，数据输入端连接低频时钟CLK2；

第四D型触发器，其时钟输入端连接高频时钟CLK1，数据输入端连接第三D型触发器输出信号；

选择器，其选择控制信号为时钟切换信号，输入端为第四D型触发器的输出信号及高频时钟CLK1，并将其输出时钟信号提供给SRAM。

7.根据权利要求6所述的降低SRAM功耗的电路，其特征在于，还包括：

时钟同步模块，其在将低频时钟CLK2接入第三D型触发器D3的数据输入端，与将高频时钟CLK1接入第三D型触发器D3的时钟输入端之前，对低频时钟CLK2在高频时钟CLK1域中进行同步。

8.一种降低SRAM功耗的方法，其特征在于，包括以下步骤：

当接收到SRAM读写操作请求时，输出低电平触发信号，依据所述低电平触发信号将SRAM的时钟从低频切换至高频；当SRAM读写操作结束时，输出高电平触发信号，依据所述高电平触发信号将SRAM的时钟从高频切换至低频。

9.根据权利要求8所述的降低SRAM功耗的方法，其特征在于，还包括：

在切换时钟之前，对低频时钟在高频时钟域中进行同步。

10.根据权利要求8所述的降低SRAM功耗的方法，其特征在于，

所述高频时钟在低频时钟完成一个时钟周期前时切入。