[发明专利]多级噪声整型调制器及频率合成器

说明书

技术领域

本发明主要关于一种多级噪声整型(multi-stage noise shaping，MASH)调制 器，特别是有关于一种使用较少的逻辑电路的多级噪声整型调制器来改进分数 杂散(fractional spur)。

背景技术

为满足多模(multi-mode)频率规划的要求，分数频率合成器(fractional synthesizer)已广泛地运用于无线应用中的本地振荡器(local oscillator，LO)的频率 产生。然而，这种分数频率合成器在其输出频谱中存在严重的分数杂散问题。 例如，在一小分数的方案中，上述分数频率合成器的锁相环(phase locked loop， PLL)中的环路滤波器(loop filter，LF)无法过滤掉分数杂散，且分数杂散将遗留于 频带内(in-band)。在多模频率规划中，小分数杂散是无可避免的，且该无过滤 (non-filtered)的杂散确实地影响了系统的性能。传统解决上述问题的方式是在频 率合成器中采用ΣΔ调制器(sigma delta modulators，SDMs)。随着ΣΔ调制器(SDM) 级数(order)增加，将可抑止分数杂散。通常普遍使用级数高于2的ΣΔ调制器。

锁相环中的非线性特性(nonlinearity)也产生上述分数杂散。非线性特性可能 由相位频率检测器(phase frequency detector，PFD)的时间不匹配或电荷泵(charge pump，CP)的电流不匹配所造成。当频率合成器使用高阶的ΣΔ调制器时，电荷 泵的上升/下降电流间的不匹配是造成分数杂散的主因。严格的要求电流匹配可 保持低分数杂散。5％电流不匹配，其频带内分数杂散可能低于载波-40dB以上。

图1是传统多级噪声整型调制器的区块示意图。传统多级噪声整型调制器 包括三个串联一阶ΣΔ调制器。其中下一级的ΣΔ调制器的输入是上一级ΣΔ调 制器的量化噪声。然后，数字化删除中间级ΣΔ调制器的全部量化噪声。因此， 仅留下最后级ΣΔ调制器的量化噪声以使多级噪声整型变得稳定。可是，仍有些 缺点存在于该多级噪声整型结构之中。举例来说，量化噪声的删除易受到多级 噪声整型每级间的增益匹配的准确性的影响。另外，该多级噪声整型调制器比 旧有的多级噪声整型调制器需要更多的运算放大器及电容器，以至使该多级噪 声整型调制器的芯片尺寸增加。因为具有稳定的特性，多级噪声整型调制器经 常应用于锁相环之中。多级噪声整型调制器通过二整数0或1合成一个分数。 当分数数值接近于0或1时，多级噪声整型ΣΔ调制器的输出分别接近于0或1。 因此，根据锁相环的非线性特性，其无法使用滤波器来减弱带内的分数杂散， 因此杂散依然遗留于频带内。

发明内容

为了解决现有技术中多级噪声整型调制器在输入分数数值接近于0或1时， 无法减弱带内的分数杂散的技术问题，本发明提供了一种逻辑电路简单的多级 噪声整型调制器及频率合成器。

本发明揭露一种多级噪声整型调制器，接收分数式输入值及包括三个串联 一阶ΣΔ调制器(SDMs)，每一ΣΔ调制器包括一个累加器，多个第一乘法器，第 二乘法器，第一加法器及第二加法器。每个上述第一乘法器耦接对应的累加器。 第一加法器接收分数输入值。第二乘法器耦接于第一加法器及串联一阶ΣΔ调制 器之间。第二加法器耦接上述串联一阶ΣΔ调制器及产生整数式输出值。