[发明专利]半导体制造工艺中去除栅上硬掩模的方法

说明书

技术领域

本发明涉及一种半导体制造工艺，特别涉及半导体制造工艺中去除栅上硬掩模的方法。

背景技术

SiGe是硅和锗的化合物。这种材料常用于集成电路制造。其用于制作异质接合双极晶体管(heterojunction bipolar transistor)或作为CMOS晶体管的应变引致层。此相对为新的技术制作对于混合信号电路及模拟IC设计提供令人关注的机会。

如图1所示，一个小的PMOS晶体管的多晶硅栅12及一个大的PMOS晶体管的多晶硅栅14形成于一硅基板10上。此外，一小的NMOS晶体管的多晶硅栅16和一个大的NMOS晶体管的多晶硅栅18亦形成于该硅基板10上。氧化物硬掩模20形成于多晶硅栅12、14、16及18上以定义多晶硅栅12、14、16及18的区域。一厚度约40埃的氧化硅层22(例如：四乙氧基硅(TEOS)层)及一厚度约250埃的氮化硅层24随后形成。氧化硅层22的作用如作为缓冲层以减少可能产生于氮化硅层24和栅12、14、16或18间的应力。如图2所示，图1所示的半导体结构进行非等向性蚀刻以形成包含多晶硅栅12、14、16或18及其上的氧化物硬掩模20的栅结构旁的氮化物间隙壁(spacer)26。接着，利用图3所示的光刻及后续的蚀刻制造工艺于栅12及14旁形成凹部28。如图4所示，利用外延(epi)技术于凹部28处形成SiGe块30，之后氮化物间隙壁26利用磷酸溶液去除。SiGe块30是作为PMOS晶体管的源极(source)及漏极(drain)。因为多晶硅栅12、14、16和18受到氮化物间隙壁26保护，故在前述SiGe外延制造工艺中于多晶硅栅12、14、16和18表面不会形成SiGe。于图5和图6中，沉积光致抗蚀剂层32并接着进行回蚀。依据光致抗蚀剂沉积的特性，光致抗蚀剂层32于覆盖大多晶硅栅14和18处形成明显的凸出。因为处于栅14和18处的凸出及负荷效应(Loading effect)，亦即光致抗蚀剂于大面积区域的负荷效应，多晶硅栅14和18的氧化物硬掩模20上的光致抗蚀剂可能无法完全清除。因此，光致抗蚀剂残余34可能发生于多晶硅栅14和18的硬掩模20上。图7中，利用干蚀刻或湿蚀刻去除氧化物硬掩模20。因为于去除氧化物硬掩模20的工艺中，光致抗蚀剂残余34实质上如同掩模，使得氧化物硬掩模20于相应位置难以完全去除，而硬掩模残余36很可能形成于多晶硅栅14和18上。

如此一来，硬掩模层的残余将显著降低接触洞蚀刻(Contact etching)的工艺窗(Process window)，而可能产生高接触洞阻值甚至Rc开路(接触洞阻值无限大)的问题。

发明内容

本发明提供一种半导体制造工艺(例如相关于SiGe源极和漏极结构的制造工艺)中移除栅上硬掩模的方法，以消除栅(特别是大区域的栅)上的硬掩模残余，从而增加接触洞蚀刻的工艺窗及解决高接触洞阻值的问题。

根据本发明的实施例，一种半导体制造工艺中去除栅上硬掩模的方法执行如下。首先，形成具有硬掩模的第一栅及第二栅于半导体基板上，其中该第二栅大于第一栅。一实施例中，第一栅及第二栅结合SiGe源极和漏极区域而形成p型晶体管。其次，沉积光致抗蚀剂层，且于第二栅的硬掩模上形成光致抗蚀剂层的开口。接着，利用回蚀完全清除第一和第二栅上的光致抗蚀剂层。因为无光致抗蚀剂残余，第一和第二栅上的硬掩模可随后完全清除。

根据本发明的一个方案，提供一种半导体制造工艺中去除栅上硬掩模的方法，包含以下步骤：在半导体基板上形成第一栅及第二栅，其中该第二栅大于第一栅；在该第一栅及第二栅之上分别形成第一硬掩模及第二硬掩模；形成光致抗蚀剂层覆盖该半导体基板、第一硬掩模及第二硬掩模，其中该光致抗蚀剂层有开口暴露该第二硬掩模的一部分；去除该第一硬掩模及第二硬掩模上的该光致抗蚀剂层；以及去除该第一硬掩模及第二硬掩模。

优选地，该第一栅及第二栅结合硅锗源极和漏极而形成p型晶体管。

优选地，该第一硬掩模和第二硬掩模由氧化硅制成。

优选地，该第一栅及第二栅是多晶硅栅。

优选地，该光致抗蚀剂层及该开口是形成于同一光刻机台。

优选地，该开口是经曝光形成。