[发明专利]半导体存储器件

说明书

技术领域

本发明涉及半导体存储器件领域，且特别涉及一种能够提高控制栅和浮栅之间耦合率的分栅式闪存。

背景技术

随着技术的发展和在数据与代码存储方面需求的增加，电可擦写可编程存储器(EEPROM)因为其可编程可擦写的优点得到了日益广泛的应用，作为闪存的一种，由于其擦写速度和易用性在半导体领域中得到越来越多的使用。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，不会被“过擦除”等优点，应用尤为广泛。对于现有的分栅式闪存产品，提高控制栅和浮栅之间的耦合率可以大幅提高器件的性能。但是在不断缩小的器件尺寸的情况下，如何保证各个电压端之间的电学隔离，特别是两个高压端字线和控制栅之间的电学隔离，同时提高浮栅的耦合率就显得更为关键。

请参考图1，图1所示为现有技术中具有氧化偏移式介质层的分栅式闪存结构示意图，其包括源极10、漏极20、沟道区30、长度为a的控制栅70、长度为b的浮栅60、源极多晶硅40、字线50。字线50和控制栅70之间的电学隔离是通过隧穿氧化层和偏移式介质层80来达到。偏移式介质层80不但承担了字线50和控制栅70之间的电学隔离，它的厚度还决定了控制栅70和浮栅60之间的长度差，即b-a。a和b的长度决定控制栅70和浮栅60之间的耦合率，控制栅70和浮栅60之间长度越接近耦合率就越大，器件的编程和擦除性能就越好。对于氧化介质层80结构，在隧穿氧化层淀积前的清洗，会侵蚀氧化介质层80的侧壁，从而造成侧壁的氧化介质层80会被减薄，但是为了达到字线50和控制栅70之间的电学隔离，氧化偏移式介质层80的淀积就必须达到一定的厚度，然而氧化偏移式介质层80的加厚会降低控制栅70和浮栅60之间的耦合率，从而降低了器件的性能。

发明内容

本发明提出一种半导体存储器件，其能够减小控制栅和浮栅之间的长度差，提高控制栅和浮栅之间的耦合率，从而提高器件的性能。

为了达到上述目的，本发明提出一种半导体存储器件，包括源极、漏极、沟道区、控制栅、浮栅、源极多晶硅、字线，其中沟道区位于源极和漏极之间，源极多晶硅位于源极上方，字线位于沟道区上方，浮栅位于字线和源极多晶硅之间，控制栅位于浮栅上方，所述控制栅和字线之间具有绝缘介质层，所述绝缘介质层为氧化硅/氮化硅复合结构偏移式介质层。

进一步的，所述半导体存储器件为分栅式闪存。

进一步的，所述控制栅的长度小于所述浮栅的长度。

进一步的，所述氧化硅/氮化硅复合结构偏移式介质层靠近字线的一侧为氮化硅层。

进一步的，所述氧化硅/氮化硅复合结构偏移式介质层的厚度为1nm-100nm。

本发明提出的基于分栅式闪存的氧化硅/氮化硅复合结构(ON结构)偏移式介质层，使用这种结构来代替现有技术中的氧化偏移式介质层，在保持字线和控制栅之间电学隔离性能不变的情况下，可以使偏移式介质层的淀积厚度更薄，从而减小了控制栅和浮栅之间的长度差，提高了控制栅和浮栅之间的耦合率，器件的性能也能大幅提高。该结构只简单改变偏移式介质层的淀积，对其他工艺没有影响，这种ON结构偏移式介质层的工艺可以很简单融入到现有的工艺中。

附图说明

图1所示为现有技术中具有氧化偏移式介质层的分栅式闪存结构示意图。

图2所示为本发明较佳实施例的分栅式闪存结构示意图。

具体实施方式

为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。

本发明提出一种半导体存储器件，其能够减小控制栅和浮栅之间的长度差，提高控制栅和浮栅之间的耦合率，从而提高器件的性能。