[发明专利]导电插塞的制作方法

说明书

技术领域

本发明涉及半导体器件制作领域，尤其涉及导电插塞的制作方法。

背景技术

随着ULSI(超大规模集成)技术的飞速发展，半导体设备的布线设计原则的小型化在不断进展。被集成的元件数量在增加，大规模集成电路的布线更为复杂，在此情况下，多层互连吸引了注意力，接触孔金属钨沉积便是其中关键的一种互连技术。

随着半导体元件高度集成化的发展，接触孔的临界尺寸不断减小，深度变深，深宽比(AR，Aspect Ratio)不断增加，例如，100nm以下的深亚微米工艺中，DRAM器件中位线上电容器的接触孔深宽比已经大于10∶1。这种高深宽比的接触孔中通常需要用化学气相沉积法填充金属钨，但是由于钨与层间介质层中的氧化物粘附力不强，并且如果钨沉积直接在半导体衬底的硅表面上进行，反应物六氟化钨(WF₆)会与硅发生反应，导致对硅的消耗以及对半导体衬底的侧向侵蚀，所以在钨沉积之前必须先沉积一层粘附层和一层阻挡层。这个粘附层/阻挡层使得钨能够完全地粘连在接触孔内的氧化物上，并有效地防止WF₆与半导体衬底中硅发生反应。

目前首选的是以钛(Ti)作为粘附层，以氮化钛(TiN)起阻挡及粘附钨的作用。Ti和层间介质层中氧化物有非常好的粘连性，并能够和硅反应形成TiSi_X，大大减小接触电阻；而TiN层一方面具有防止Ti层和WF₆之间的反应的作用，另一方面与钨具有很好的粘附性。

然而，为了整合高深宽比结构上不同类的粘附层与阻挡层，需要对金属钨沉积技术进行革新。一种以清除与反应周期循环交错的反应物连续脉冲，所发展的钨金属成核技术已被开发出来——脉冲成核层(pulsed nucleationlayer，PNL)。

所述金属钨成核技术指金属钨化学气相沉积过程包含3个步骤：起始、成核与填充。起始过程包括晶圆曝露在乙硼烷(B₂H₆)中，所述晶圆上已形成有接触孔，其中接触孔内壁形成有阻挡层。暴露在乙硼烷中可增强阻挡层的阻挡性能，防止粘附层(Ti)被WF₆侵蚀，产生火山缺陷，其原理为乙硼烷分子填入晶界中，使阻挡层(TiN)致密，进而使后续填充的金属钨不会顺着裂缝进入金属布线层或层间介质层中。

起始过程之后是成核过程，此过程传统上包含了先后通入的硅甲烷(SiH₄)与WF₆。在成核中使用硅甲烷防止了WF₆与半导体的硅或是阻挡层中的钛金属接触层反应，同时也促进成核反应的发生。第三步骤：填充，以氢气(H₂)还原WF₆，在接触孔中填充满金属钨，形成导电插塞。氢气是用来取代SiH₄，以获得最低的电阻率和微尘数量。

现有形成脉冲成核层的方式请参考申请号为200610026562的中国专利申请公开的技术方案。

然而，现有采用脉冲成核层工艺填充金属钨时，在起始过程中，由于通入的B₂H₆的时间为5秒，阻挡层表面仍不够平整，致密性不高，使后续填充的金属钨中产生孔洞(如图1中标号10所示)，所述孔洞会导致较高的接触电阻，使器件电性能劣化。

发明内容

本发明解决的问题是提供一种导电插塞的制作方法，防止填充接触孔的金属钨中产生孔洞。

为解决上述问题，本发明提供一种导电插塞的制作方法，包括：提供形成有层间介质层的半导体衬底，所述层间介质层中包含有贯穿层间介质层的接触孔，其中，层间介质层上及接触孔内壁形成有阻挡层；利用脉冲成核层工艺在阻挡层上及接触孔内形成晶核层及填充导电材料，其中在起始步骤中将带有各膜层的半导体衬底曝露在乙硼烷中，曝露时间调控至使阻挡层致密均匀；平坦化导电材料及晶核层至露出阻挡层，形成导电插塞。

可选的，所述将带有各膜层的半导体衬底曝露在乙硼烷中的时间为6秒～25秒。

可选的，所述脉冲成核层工艺中起始步骤采用的气体为B₂H₆，流量为250sccm～500sccm。通入B₂H₆的同时通入载气体氩气。所述B₂H₆与氩气的流量比为1∶10～1∶15。