[发明专利]半导体器件制作方法及系统

说明书

技术领域

本发明涉及集成电路制造领域，尤其涉及半导体器件制作方法及系统。

背景技术

随着技术进步，半导体器件的栅极线宽越来越小，这对半导体器件的制作提出了更高的要求。下面以制作N型金属-氧化物-硅场效应晶体管(NMOS，Negative Metal Oxide Silicon Field Effect Transistor)为例，简单介绍半导体器件的制作流程。

图1为NMOS制作流程中其结构的的剖面示意图，结合该图，NMOS制作过程包括：

步骤a1，在提供的基底内，形成隔离层11；该隔离层11可以隔离出用于制作该NMOS的区域12和制作其他器件的区域13。其中所述区域12及13通常称为有源区(AA，Active Area)，所述隔离层11一般通过浅沟道隔离(STI，Shallow Trench Isolation)形成。

步骤a2，通过阱区离子注入(IMP，Implant)，调整AA 12的电性，例如将AA 12的部分区域调整为P型来形成P阱，以及调整离子浓度以调整NMOS阈值电压(Vt，Threshold Voltage)等；

步骤a3，在AA 12上方形成栅极(Gate)14；其中形成Gate 14的过程通常如下：

1)在AA 12上生成栅氧化层(Gate-ox，Gate Oxide)；

2)在Gate-ox上沉积多晶硅薄膜(Poly Film)；

3)进行光刻(Photo)，即在Poly Film上方，形成与Gate对应的光刻胶图形；

4)进行刻蚀(Etch)；利用所述形成的光刻胶图形作掩膜，将不需要保留的Poly Film去除，留下的Poly Film即为Gate 14；

5)进行清洗，清洗流程包括用于清除等离子体(Plasma)等杂质的灰化(ash)流程，及光刻胶去除流程(PR strip，Photo Resist strip)；

步骤a4，进行栅极二次氧化(Gate Re-oxidation)，形成Gate 14的侧壁氧化层(Gate-Sidewall Oxidation)15和AA 12上的电容氧化层(cap-ox，CapacityOxide)16；

步骤a5，从侧壁氧化层15和cap-ox16注入杂质离子，以形成低掺杂源漏(LDD，Lightly Doped Drain)；

至此，再经过一系列后续常规步骤，即可完成制作过程。

由于NMOS等半导体器件的性能跟LDD关系密切，因此LDD的尺寸等参数对NMOS等半导体器件的性能有重要影响。

而对于通过离子注入方式形成的LDD，其尺寸及电学特性受多种因素影响。所述因素包括离子注入的浓度(dose rate)、注入角度(beam angel)、能量纯度(Energy Purity)、侧壁氧化层15的厚度、cap-ox16的厚度等。例如使用硼离子，在2000电子伏(ev)进行离子注入的情况下，当所述cap-ox 16的厚度从17埃增至25埃时，制作的LDD的结深甚至会降低1纳米。

由于LDD的结深等参数对半导体器件的性能，尤其是半导体器件的稳定性有重要影响，所以在制作半导体器件时，要求LDD的结深等参数，在LDD的不同区域要尽量一致，保持均匀。

根据上述制作过程可知，在制作LDD前，通常有Gate re-oxidation过程，且该Gate re-oxidation过程形成的有源区上的cap-ox厚度，及Gate侧壁氧化层的厚度对LDD的结深等参数有较大影响。

现有技术中，Gate re-oxidation是通过快速热氧化(RTO，Rapid ThermalOxide)或表面热氧化(FTO，Furnace Thermal Oxide)实现的，但是通过这两种方法处理得到的氧化层的各处厚度都很不均匀，导致制作出来的LDD的结深等参数也不均匀，严重影响了半导体器件的性能，尤其是稳定性。其中所述氧化层包括栅极的侧壁氧化层及有源区的cap-ox。下面以表1数据为例说明所述氧化层厚度极不均匀，为简便起见，仅给出RTO方式下得到的两个硅片各自4个区域的氧化层厚度数据。

表1