[发明专利]串列接口快取控制方法、控制器以及其微控制器系统

说明书

技术领域

本发明是关于串列接口的快取控制器，特别是关于可减少读取外部存储器数据量用以减少快取存储器的串列接口频宽的快取控制器。

背景技术

图1为一般并列(parallel)存取外部存储器数据的微控制系统的架构图。如图1所示，微控制系统10包含一微控制器(Micro-controller)11，且连接一外部存储器(External memory)12。外部存储器12可以为快闪存储器(Flash memory)或可以储存数据的其他形式存储器。该微控制系统10是以并列方式存取外部存储器12的数据，因此微控制系统10必须设计相当多的接点(pad)，包含地址(address)汇流排、数据汇流排等。所以，该微控制系统10虽然在存取速度上较快，将导致成本增加，因而必须增加晶片面积来设计该等接点，无法符合低成本需求。

图2为一般串列存取外部存储器数据的微控制系统的架构图。如图2所示，该微控制系统20包含一微控制器11、一内部存储器21、以及一串列接口读取控制器(Serial interface read controller)22，且连接一外部存储器23。由于微控制系统20是以串列方式读取外部存储器23的数据，因此可以节省相当多的接点，降低接点成本与晶片面积。该微控制系统20在开始运作之前，必须由串列接口读取控制器22从外部存储器23将整个程式下载到内部存储器21。因此，内部存储器21的大小要和外部存储器23的大小相等。例如，对于16位(bit)地址汇流排的微控制器而言，可以直接对应的存储器从0000H到FFFFH，总共64K位组(byte)。因此，若外部存储器23为64K位组，则内部存储器21亦必须配置64K位组。因此微控制系统20虽然不需提供大量的接点，但因需要配置较多的内部存储器，因内部存储器通常要求较高的存取速度，因此常采用成本较高、体积较大的静态存储器(SRAM)，仍无法符合低成本需求。

因此，若结合快取技术与串列数据读取，则微控制系统可以降低接点成本与内部静态存储器的需求。图3为结合快取技术与串列数据读取的微控制系统30。微控制系统30包含一微控制器11、一内部快取存储器32、一快取控制器31、以及一串列接口读取控制器22，且连接一外部存储器23。快取控制器31一般包含L个标签地址列来记录储存在内部快取存储器32的地址区域。再者，每列标签地址列包含M位的区块标签，其中，每列的标签地址列代表T位组数据的地址区域。举例来说，该快取控制器31包含8列的标签地址列，每列标签地址列包含8位的区块标签，且每列的标签地址列代表256位组数据的地址区域。

该微控制系统30在开始运作时，快取控制器31会比较微控制器11发出的地址数据与8列的标签地址列的区块标签来判断数据是否已储存在内部快取存储器32。当快取控制器31确定数据已储存在内部快取存储器32时(hit)，快取控制器31直接将该数据从存取速度较快的内部快取存储器32送给微控制器11。而当快取控制器31确定数据没有在内部快取存储器32时(miss)，则通过串列接口存取控制器22从外部存储器23将256位组数据的程式码(数据)下载到内部快取存储器32。之后，快取控制器31再将微控制器11发出的地址的数据送给微控制器11。

而一般的快取控制方法，会使用L个标签地址列来记录储存于内部快取存储器中所对应地址的高位(MSB)地址。图4为一般快取控制器的标签地址列的架构。例如，每个标签地址列用来记录8位的高位地址数据，且对应的数据量为256位组。因此，若使用8列标签地址列，则需要约2048位组的内部快取存储器。但是，当每次数据不存在于内部快取存储器32时，都会从外部存储器23下载256位组的数据到内部快取存储器32。由于在数据下载期间，微控制器11是处于等待状态，若每次下载的数据量都太大，将影响微控制系统30的执行效率。而且，每次所下载的256位组数据中，也不一定所以数据都会被读取，故现有技术仍有改善的空间。

发明内容

有鉴于上述问题，本发明的目的是提供一种串列接口快取控制器、控制方法以及使用该快取控制器的微控制器系统，藉以利用N位的有效位区标签来减少每次数据下载量，进而用来提升该微控制器系统的效能，并减少快取存储器的串列接口频宽。

为达成上述目的，本发明的串列接口快取控制器，是使用于一微控制器系统，该微控制器系统经由一串列接口读取控制器从一外部存储器读取数据后，储存至一内部快取存储器，并控制一微控制器来读取该内部快取存储器，该微控制器所输出的微控制器之读取地址为A位，其中该串列接口快取控制器包含：